[发明专利]SRAM型存储器单元

说明书

技术领域

本发明涉及一种在绝缘衬底上的半导体上形成的包括六个晶体管的SRAM型存储器单元。

背景技术

SRAM(“Static Random Access Memory”，静态随机存取存储器)型存储器单元是静态随机存取存储器，即不需要周期性刷新的存储器。

这种存储器单元是由一组晶体管构成的。

该领域通常关心的是如何减小单元的尺寸以及如何减小泄漏电流。

当在体(bulk)衬底上制造SRAM单元时，尺寸减小导致较大的变化性，这意味着晶体管的尺寸不能过多地降低，而且读取和写入元件必须分开，以便找到工作点。

这可能必须要增加晶体管的数量(因此增加6到8个、甚至是10个晶体管)，在表面积方面造成附带的损失。

此外，在“体”型衬底上，晶体管根据其在单元内的功能(传输，充电，导电)而具有不同的尺寸。

作者已提出使用包括背控制栅极(back control gate)的FD-SOI型晶体管(“Fully-Depleted SOI，全耗尽SOI”的缩写，其描述了在绝缘衬底上的硅上制造的全耗尽结构)。

在这方面可参考Yamaoka等人的文章(“SRAM Circuit With Expanded Operating Margin and Reduced Stand-By Leakage Current Using Tin-BOX FD-SOI Transistors”，IEEE Journal of Solid-State Circuits，Vol.41，No 11，Nov.2006)以及Tsuchiya等人的文章(“Silicon on Thin BOX：A New Paradigm of the CMOSFET for Low-Power and High-Performance Application Featuring Wide-Range Back-Bias Control”，IEEE 2004)。

常规的SRAM单元典型包括六个晶体管，即：

-两个存取或传输晶体管：这些通常是N沟道场效应晶体管(NFET)，

-两个充电晶体管和两个导电晶体管，它们成对连接以便形成两个反向耦合反相器：充电晶体管理论上是P沟道FET晶体管(PFET)，导电晶体管是NFET晶体管。

在上述文献中，使用在绝缘体下方形成的背控制栅极来更精确地控制晶体管的工作状况。

背控制栅极是在每个晶体管下方形成的掺杂区域，每组晶体管和下面的栅极对应于通过所谓的“STI”(“shallow trench isolation，浅沟槽隔离”)与其他的组绝缘的N⁺或P⁺型岛。

因此，在SRAM单元中，PFET晶体管属于同一个岛，而NFET晶体管则在通过P区分隔的岛中成对地分组(分别为存取晶体管和导电晶体管)。

在实际当中，这两个N区在外周处连接在一起，并且连接到其他列的相同类型的其他区域。P区也是同样如此。

对于N沟道晶体管而言，形成背控制栅极的区域是P⁺型的，并且通过N导电层与P型基底衬底隔开。

对于P沟道晶体管而言，形成背控制栅极的区域是N⁺型的。

Yamaoka等人所著的文章公开了两个P型充电晶体管共同的背控制栅极以及N型存取晶体管和导电晶体管共同的背控制栅极。

在Tsuchiya等人所著的文章中，存取晶体管具有接地的背控制栅极，由充电晶体管和导电晶体管所构成的每一对具有共同的背控制栅极。

但是，在这些器件中，背控制栅极简单地包括被隔离沟槽所限制的阱。

此外，阱成列工作这一选择不利于简化操作模式。

例如，Yamaoka等人所著的文章描述的是具有相同的背控制栅极的N存取晶体管和N导电晶体管，因此无论工作模式如何，它们的比例保持恒定，从而限制了各个功能模式的改进余地。

因此研究的重点是克服现有器件的缺陷并且进一步减小SRAM型存储器单元的尺寸，以便大致符合摩尔定律，同时提高这种单元的性能水平。

发明内容

根据本发明，提出了一种SRAM型存储器单元，包括：

-绝缘衬底上的半导体，包括通过绝缘层与基底衬底隔开的半导体材料薄膜；