[发明专利]产生片内终结信号的电路和方法及使用它的半导体装置

说明书

相关申请的交叉引用

本申请要求于2010年9月30日向韩国知识产权局提交的韩国专利申请No.10-2010-0095619的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各个实施例涉及半导体装置，更具体而言，涉及用于产生半导体装置的片内终结(ODT，on die termination)信号的方法。

背景技术

通常，半导体装置尤其是存储装置执行阻抗匹配操作以与系统交换数据。换言之，以使数据能够在存储装置与系统之间平滑地通信的方式来执行存储装置与系统之间的阻抗匹配。半导体装置与系统之间的这样的阻抗匹配被称为片内终结(ODT)。

图1是示意性地示出现有的ODT信号发生电路的配置的方框图。如图1所示，ODT信号发生电路包括ODT焊盘11、ODT缓冲器12、时钟焊盘21、时钟缓冲器22、附加潜伏时间(AL，additive latency)单元30、以及列地址选通(CAS)写入潜伏时间(CWL)单元40。经由ODT焊盘11和ODT缓冲器12输入外部ODT信号ODT_ext，并且经由时钟焊盘21和时钟缓冲器22输入外部时钟信号CLK。附加潜伏时间单元30接收被缓冲的外部ODT信号ODT_ext以及被缓冲的外部时钟信号CLK，并且基于附加潜伏时间信息而将外部ODT信号ODT_ext延迟。CAS写入潜伏时间单元40接收时钟信号CLK以及附加潜伏时间单元30的输出ODT_AL，并基于CAS写入潜伏时间信息CWL<5:8>而将附加潜伏时间单元30的输出ODT_AL延迟来产生ODT控制信号ODT_int。

图2是示出图1的CAS写入潜伏时间单元40的配置的图。如图2所示，CAS写入潜伏时间单元40包括与门41、第一至第三多路复用器(MUX)42、43、44，以及相互串联耦合的第一触发器FF1至第六触发器FF6。与门41接收附加潜伏时间单元30的输出ODT_AL和CAS写入潜伏时间信息CWL<8>。第一至第三多路复用器(MUX)42、43、44被配置为分别接收CAS写入潜伏时间信息CWL<7>、CWL<6>、CWL<5>，并输出附加潜伏时间单元30的输出ODT_AL，或者输出与第一至第三多路复用器42、43、44耦合的第一触发器FF1至第三触发器FF3中相应的一个的输出。第一触发器FF1至第六触发器FF6被配置为响应于时钟信号CLK而顺序地将附加潜伏时间单元30的输出ODT_AL延迟。CAS写入潜伏时间单元40将附加潜伏时间单元30的输出ODT_AL延迟“CWL-2”那么多以输出延迟的信号作为ODT控制信号ODT_int。

例如，如果CWL为7，则第一多路复用器42输出响应于CAS写入潜伏时间信息CWL<7>而将附加潜伏时间单元30的输出ODT_AL输出至第二触发器FF2。然后附加潜伏时间单元30的输出ODT_AL可以由第二触发器FF2至第六触发器FF6延迟时钟信号CLK的5个周期那么多，并且最后被提供作为ODT控制信号ODT_int。

图3和图4是示出现有的ODT信号发生电路的示例性操作的时序图。在存储装置中，附加潜伏时间(AL)可以被确定成与CAS潜伏时间(CL)有关，例如AL＝0、AL＝CL-1或AL＝CL-2。为了图示示例性的操作，假设AL＝0、CW＝7、并且突发长度(BL)＝8。

在图3中，当从系统施加写入命令WT时，也同时施加外部ODT信号ODT_ext。由于AL＝0，因此附加潜伏时间单元30在没有延迟的情况下输出ODT信号ODT_ext。由于CWL＝7，因此CAS写入潜伏时间单元40将附加潜伏时间单元30的输出ODT_AL延迟时钟信号CLK的5个周期那么多，以产生ODT控制信号ODT_int。然后，ODT控制信号ODT_int被输入至ODT驱动器(未示出)而成为指示阻抗终结的信号以及用于产生数据选通信号DQS的源信号。相应地，响应于ODT控制信号ODT_int而产生数据选通信号DQS。如图3所示，当产生ODT控制信号ODT_int时，产生数据选通信号DQS的与单个时钟周期相对应的前导码(preamble)，然后产生选通脉冲使得BL＝8。