[发明专利]相位频率检测方法

说明书

技术领域

本发明涉及用于锁相环电路中相位频率检测的方法和装置。

背景技术

在使用不同编码方案的通信技术中，重要的是与解码器同步通信数据以便提取有用的数据。作为此同步过程的一部分的组件之一是锁相环(PLL)电路。

例如，在电信中，锁相环(PLL)用于生成与输入参考时钟具有固定相位/频率关系的时钟。典型的PLL系统是包括相位频率检测器(PFD)、电压控制振荡器(VCO)和反馈路径的负控制系统。PFD检测在输入参考时钟与反馈时钟之间的频率和相位误差。随后，误差信号将用于调整VCO，使得输出/反馈时钟的相位/频率将适当地接近参考时钟，其因而被称为锁定参考时钟。

在许多应用中，使用电荷泵锁相环(PLL)电路。电荷泵PLL包括相位频率检测器(PFD)、电荷泵、环路滤波器及电压控制振荡器(VCO)。电荷泵PLL中广泛使用的PFD包括在参考时钟与反馈时钟之间的比较，其中，UP或DOWN信号在比较中生成并用于提供输出控制信号到VCO以便增大/降低VCO的输出的频率，其转而成为反馈时钟。

基于电荷泵的锁相环解决方案例如在“电荷泵锁相环”（Charge-Pump Phase-Lock Loops in IEEE Transactions on Communications, vol. com- 28, no. 11, November 1980）中描述，并且锁相环的一般描述可在来自2002 ACC的论文集的“锁相环：控制中心课程”(Phase-Locked Loops: A Control Centric Tutorial from the Proceedings of the 2002 ACC)中找到。这些文章可提供PLL电路及其应用的基本理解。

典型的相位频率检测器具有一些缺陷，如：

1. 输出控制信号本质上是模拟信号，不能在全数字PLL中使用；

2. 假定在参考时钟与反馈时钟之间存在恒定频率误差，PFD产生的误差信号对于每次相位/频率比较不是恒定，而是随时间变化。这将导致在开启VCO期间无常的频率更改速率；

3. PFD具有过度控制问题，该问题可造成反馈时钟在参考时钟周围大幅振荡；

在典型的PFD中，UP信号将增大VCO的频率，并且DOWN信号将减小VCO的频率。示例过度控制问题，在开始时假设参考时钟的频率小于反馈时钟的频率：PFD生成DOWN信号以降低反馈时钟的频率。在一段时间后，参考时钟的频率将变得大于反馈时钟。然而，PFD具有滞后效应，表现在DOWN信号不能立即降低到零，而是慢慢变得越来越窄，并最终消失。冗余DOWN信号将造成反馈时钟的频率的过度降低，并且造成反馈时钟振荡。类似地，如果在开始时参考时钟的频率大于反馈时钟的频率，则UP信号将表现有如上述DOWN信号相同的行为。

发明内容

因此，目的是提供用于在锁相环电路中反馈时钟信号到参考时钟信号的快速收敛并且过度控制问题降低的方法和电路。

过度控制区域中控制信号的基本特征是其信号宽度变得越来越窄，因此，通过例如使用电压受控振荡器(VCO)，在当前UP/DOWN信号比以前UP/DOWN信号更窄时在UP/DOWN信号所示相反方向上调谐反馈时钟信号，可提供快速收敛。因此，过度控制问题以此类方式得以解决以便降低由于快速收敛造成的过度控制问题。

这在多个实施例中提供，其中第一实施例是一种用于检测数字锁相环PLL中相位/频率误差的方法。方法包括接收参考时钟信号的比较边缘和反馈时钟信号的比较边缘；基于收到的参考和反馈时钟信号的比较边缘，通过三种PFD状态UP（向上）、DOWN（向下）和IDLE（闲置）保持相位/频率检测器PFD状态机。方法还包括记录状态机处于UP或DOWN状态的当前和以前时间；基于PFD状态的转变和在记录的当前时间与记录的以前时间之间的比较，生成UP或DOWN信号；以及基于UP或DOWN信号，将数字控制信号输出到反馈频率控制装置。

通过记录状态机处于UP或DOWN状态的当前和以前时间，例如通过使用当前UP时间计数器、以前UP时间计数器、当前DOWN时间计数器和以前DOWN时间计数器，可能快速确定PLL被锁定，并因此提供快速收敛。

此外，提供了本发明的另一实施例，即相位频率检测器，即PFD。PFD包括相位/频率检测（即，PFD）状态机，该状态机布置成接收参考和反馈时钟信号的比较边缘，并且基于参考和反馈时钟信号的比较边缘，在三种PFD状态UP 、DOWN和IDLE中保持PFD状态机。