[发明专利]多栅III-V量子阱结构

说明书

背景技术

多种电子和光电子装置在例如元素硅（Si）衬底的半导电衬底上使用薄膜宽松晶格常数III-V半导体。能够使用III-V材料的属性的表面层可接受（host）多种高性能电子装置，例如互补金属氧化物半导体（CMOS）和量子阱（quantum well）（QW）晶体管。

附图说明

虽然说明书以特别指出并清楚地对某些实施例要求权利的权利要求来结束，但是当连同附图阅读时，各种实施例的优点能更容易地从实施例的以下描述来确定，其中：

图1a-1g代表形成根据一实施例的结构的方法。

图2a-2c代表形成根据一实施例的结构的方法。

图3a-3c代表形成根据一实施例的结构的方法。

图4a-4d代表形成根据一实施例的结构的方法。

图5a-5d代表形成根据一实施例的结构的方法。

图6a-6g代表形成根据一实施例的结构的方法。

图7代表根据一实施例的系统。

具体实施方式

在以下详细描述中，对通过图示示出可实践的具体实施例的附图进行参考。这些实施例被足够详细地描述以使本领域的技术人员能够实践实施例。将理解，各种实施例，虽然不同，但不一定互相排斥。例如，本文连同一个实施例描述的特定的特征、结构或特性，可在不偏离它们精神和范畴的情况下，在其它实施例之内被实行。此外，将理解每个公开的实施例之内的各个元件的位置或排布可在不偏离它们的精神和范围的情况下被修改。以下详细描述因此不是在限制的意义中做出，并且实施例的范畴只由适当解释的随附权利要求以及对权利要求授权的等同的完全范围来定义。在图中，在若干视图各处的相似数字指示相同或类似的功能性。

形成和利用例如量子阱结构的微电子结构的方法和相关联的结构被描述。那些方法和结构可包括在衬底上形成III-V三栅鳍（tri-gate fin）、围绕III-V三栅鳍形成包层（cladding）层和围绕包层层形成hi k栅电介质。本文包括的各种实施例能够实现围绕III-V鳍的包层层的生长，从而能够实现具有高k电介质的III-V三栅装置。

图1a-1g示出形成微电子结构的实施例，例如形成量子阱结构，例如。图1示出衬底100。在一个实施例中，衬底100可包括绝缘体上硅衬底（SOI）100，而且也可包括任何类型的合适的衬底材料。鳍102可被形成在衬底100上。鳍可包括III-V材料，例如但不限于InGaAs、InAs和InSb（图1b）。鳍102可包括三栅晶体管的部分并且可包括三栅鳍102。

包层材料104（其可包括如InP、AlInAs、AlInSb的此类材料）例如可围绕鳍102而形成（图1c）。在一些实施例中，包层材料104可包括任何合适的III-V材料。包层材料104可通过使用外延的技术来形成，例如分子束外延（MBE）或分子轨道气相外延（MOVPE）或其它共形（conformal）技术，例如原子层沉积（ALD）、化学气相沉积（CVP）、溅射等等。在一实施例中，包层材料104可沿着具体晶面（crystalline plane）形成，其可导致包层材料104的三角形状。三角的包层材料104可包括侧面部分107和尖109。在一实施例中，包层材料104可经受电介质形成工艺105（图1d），其中电介质材料106（例如但不限于氧化物）可在包层材料104上被形成/生长，例如通过例如氧化、化学气相沉积工艺105。电介质材料106可在三角形的包层材料104的侧面107上形成，使得电介质材料106的顶表面111可与三角包层材料104的尖109共面。

在一实施例中，抗蚀剂材料108可在包层材料104的尖109上/上方、以及在鳍102上方被形成（图1e）。在一实施例中，去除工艺113（例如电介质蚀刻工艺和/或化学机械处理）例如可被执行，其中没被抗蚀剂材料108覆盖的包层材料的部分和电介质材料106可被去除（图1f）。在去除工艺113之后，包层材料104的矩形部分包围着鳍102。抗蚀剂材料108然后可被去除，其中包层材料104的矩形部分被暴露（图1g）。

因此，三角包层材料104可经受一系列电介质形成和去除工艺以形成对量子阱三栅（非平面）晶体管结构的鳍102更有用的结构，例如。在一实施例中，由于三栅架构，包层材料104物理厚度（和整个Toxe）相比平面装置中的该厚度能是宽松的，而由于三栅装置的三维性质而保持相同的静电完整性。在一些实施例中，hi k电介质可随后被生长在包层材料上。