[发明专利]合并1T-1R近4F2存储器单元的非易失性存储器阵列体系结构

说明书

技术领域

本发明涉及非易失性存储器阵列，更具体地涉及具有电阻性存储器元件的存储器阵列。

背景技术

已知各种存储器阵列体系结构合并有可编程电阻器、可变电阻器、可切换电阻器元件、或电阻可以改变或其电阻可以从高电阻改变成低电阻状态或可以改变回高电阻状态的其他电阻器元件，以获得可编程并且非易失性的存储器阵列。这样的存储器阵列体系结构不能获得如诸如NAND闪速存储器阵列的其他类型存储器那样的阵列密度。然而，随着存储器技术继续缩放(scale)到更小的几何尺寸，电阻性存储器单元技术越来越有利。

现在参考图1，示出了本领域中已知的存储器阵列200的示意图。示出了三条选择线202、204、206，以及两条参考线213、217和四条数据线212、214、216、218。数据线212、214和参考线213一起形成线集合208，以及数据线216、218和参考线217一起形成线集合210。数据线通常平行于参考线，并且两者通常都垂直于选择线。示出了与这些各种阵列线相关联的总共十二个不同的存储器单元。例如，存储器单元220与选择线204、数据线214和参考线213相关联。存储器单元220包括与开关器件224串联的可切换电阻器存储器元件222，其一起耦接在数据线214和参考线213之间。在Roy E.Scheuerlein的标题为“Apparatus and Method for reading an Array of Nonvolatile Memory Cells Including Switchable Resistor Memory Elements”的美国专利No.7,345,907中描述了实现这样的存储器阵列200的半导体结构。

现在参考图2，示出了本领域中已知的存储器阵列150的示意图，其将上述的相连数据线对组合到用于访问两个存储器单元的单条数据线（位线）中。示出了三条字线（即选择线）172、174、176，以及三条感应线154、158、162和三条位线152、156、160。每个存储器单元包括与开关器件串联的可切换电阻器存储器元件，其一起耦接在感应线和位线之间。在Sheng Teng Tsu的标题为“Common Bit/Common Source Line High Density 1T1R R-RAMArray”的美国专利No.6,801,448中描述了这样的存储器阵列150。

发明内容

一般地，但不以任何方式限制本发明，本发明涉及一种使用可修改的电阻性存储器元件作为非易失性存储元件并且获得近4F²存储器单元尺寸的非易失性存储器阵列。概念上，存储器阵列包括在类虚地(vitual ground-like)阵列中在每个共用源极/漏极（中间）节点和数据线（或位线）之间的电阻性元件。然而，每N+1个晶体管省略电阻性元件，或通常将电阻性元件保持在低电阻状态中，以形成具有两个端节点的晶体管串，每个串与在端节点对之间的N条数据线相关联。这获得了4F²*(N+1)/N的阵列密度，其对N的合理取值接近4F²阵列密度。该存储器阵列非常适合于在以下的三维存储器阵列中使用，该三维存储器阵列具有在衬底上的多个层级上彼此堆叠的不同存储器平面。

在一个方面中，本发明提供了一种非易失性存储器阵列，在某些实施例中其包括：第一和第二字线；与所述第一和第二字线基本上正交的第一复数M个数据线；第一晶体管串，包括第一复数M+1个串联连接的晶体管，每个这样的晶体管具有与所述第一字线耦接的栅极端子，所述第一晶体管串具有相应的第一和第二端节点并且具有在所述第一晶体管串的相邻晶体管之间的第一复数M个中间节点；第一复数M个电阻性元件，每个相应的电阻性元件耦接在所述第一复数M个中间节点的相应一个和所述第一复数M个数据线的相应一个之间；第二晶体管串，包括第二复数M+1个串联连接的晶体管，每个这样的晶体管具有与所述第二字线耦接的栅极端子，所述第二晶体管串具有相应的第一和第二端节点并且具有在所述第二晶体管串的相邻晶体管之间的第二复数M个中间节点；以及第二复数M个电阻性元件，每个相应的电阻性元件耦接在所述第二复数M个中间节点的相应一个和所述第一复数M个数据线的相应一个之间。