[发明专利]三维电感器与变换器

说明书

技术领域

本发明大体上涉及集成电路装置，且更明确地说，涉及在使用通孔的集成电路中实施的电感器与变换器。

背景技术

电感器与变换器用于各种各样的集成电路应用(包括射频(RF)集成电路应用)中。芯片上电感器为可将能量储存在由穿过其的电流所产生的磁场中的无源电组件。电感器可为形如包括一个或一个以上“匝”的线圈的导体。所述匝将由流经所述导体的每一匝的电流所感应的磁场通量集中于所述电感器匝内的“电感性”区域中。匝的数目与匝的大小影响电感。

具有耦合磁通量的两个(或两个以上)电感器形成变换器。变换器为将电能从一个电路经由电感性耦合的导体转移到另一电路的装置，所述电感性耦合的导体通常为形成所述变换器的电感器的线圈或匝。第一或“初级”电感器中的变化的电流在第二或“次级”电感器中感应变化的电压。如果将负载耦合到所述次级电感器，那么电流将在所述次级电感器中流动，且电能将从所述初级电路经由所述变换器流动到所述负载。

在集成电路裸片及电路封装中实施的常规电感器可具有若干缺点。可通过在导电层中形成螺线迹线或螺旋迹线以形成电感器匝来制造这些电感器。在一些情况下，这些迹线可耦合到邻近层中的迹线以实现较高电感。遗憾的是，所述电感器可消耗过量金属层资源，且在无不合需要的按比例缩放的情况下，可能不会提供充分的电流容量或足够高的质量因子。另外，因为所述电感器的电感性区域相对于封装衬底及电路裸片中的其它迹线层大体上平行，所以所述电感性区域可对所述集成电路内的其它组件具有不良的电磁干扰(EMI)效应，且/或其电感器特性可受所述衬底或电路裸片内的邻近导体负面影响。

图1展示CMOS技术100的横截面，其包括三个区段：重分配设计层(RDL)区段102、前段工艺(FEOL)区段104及后段工艺(BEOL)区段106。FEOL区段104包括衬底108，且BEOL区段106包括多个金属层M1到Mn。FEOL区段104的高度或厚度114通常远大于BEOL区段106的高度或厚度110。BEOL区段106的靠近衬底108的金属层用于装置之间的互连，且常规电感器可引起到周围层的不良耦合。因而，为了为互连提供空间并最小化由常规电感器导致的不良耦合，远离衬底108的BEOL区段106中的电感器可用高度112小于BEOL区段106的总高度110。按照惯例，通常在BEOL区段106中的金属层M1到Mn中的一者或一者以上中使用二维几何结构来制造芯片上电感器。

图2中说明具有两个输入端口202、204的示范性对称单匝电感器200的俯视图。可通过对称线206来分割对称电感器200，使得在对称线206的一侧上的第一半电感器208具有与在对称线206的另一侧上的第二半电感器210相同的尺寸。然而，因为电感值与用以形成电感器的金属线的总长度成比例，所以对称电感器200的单匝电感器几何结构具有电感劣势，这是因所述电感器仅具有单个匝。额外匝或金属长度可增加电感值。

常规芯片上电感器与晶体管之间的尺寸比可提供可由BEOL金属层中的电感器消耗的相对过量的金属层资源的判断。常规芯片上电感器可占据300μm×300μm或90,000μm²的面积。与此相比，使用可用特征大小，晶体管可占据0.09μm²的面积。因而，由所述电感器消耗的空间与由所述晶体管消耗的空间之间的芯片大小比为1000000∶1。此外，归因于CMOS技术按比例缩放，每mm²的芯片成本继续增加，因为无源装置的BEOL不按比例缩放，而有源装置的FEOL按比例缩放。因而，电感器或变换器的芯片成本极高，且可能在较高级的技术节点(例如，45nm或32nm)中增加。