[发明专利]准SOI结构的制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种准SOI结构的制造方法。

背景技术

随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元件数量也越来越多。随着半导体集成电路的进一步发展，半导体元件的尺寸也随之减小，MOS晶体管的工艺也有许多的改进。

现有技术中发展了一种超薄体(Ultra Thin Bulk，UTB)绝缘体上硅(Silicon on Insulator，SOI)器件，所述超薄体SOI器件中，硅薄膜很薄，通常厚度小于1/4的栅长，但是超薄体SOI器件中的超薄硅薄膜会导致迁移率降低、阈值电压增大以及性能涨落增大等问题，严重影响了器件的性能。

在《信息科学》杂志2008年第38卷第6期的921～932的页面内，公布了题目为“32nm及其以下技术节点CMOS技术中的新工艺及新结构器件”的技术文献，在所述技术文献中公开了一种准SOI结构。

参考图1示出了所述技术文献中公开的准SOI结构的示意图。所述准SOI结构包括衬底10；位于衬底10上的栅极结构，所述栅极结构包括依次位于衬底10上的栅极介质层13和栅极14，包围所述栅极介质层13和栅极14的侧墙16，所述栅极结构具有第一侧和第二侧；位于栅极结构第一侧的衬底10上形成有源区12，位于栅极结构第二侧的衬底10上形成有漏区15，位于源区12、漏区15下方的衬底中形成有“L型”的绝缘层11，与所述绝缘层11未包围的源区12、漏区15临近的区域形成有源漏延伸区18，所述源漏延伸区18位于侧墙16下方。所述技术文献提供的准SOI结构可抑制短沟效应，且可以降低寄生电容和电阻。

相应地，所述技术文献还提供了图1所示的准SOI结构的制造方法，所述制造方法可概括为以下步骤：

在衬底上形成栅极介质层；

在栅极介质层上沉积多晶硅，形成栅极；

形成包围所述栅极介质层和栅极的侧墙；

进行离子注入，以形成源漏延伸区；

通过电感耦合等离子体(ICP，inductively coupled plasma)各向异性蚀刻源漏区，随后形成氮化硅侧墙以保护源漏延伸区在后续形成“L型”绝缘层过程中不被氧化；

通过ICP继续蚀刻源区和漏区，随后利用低温湿氧氧化在源区和漏区周围形成“L型”绝缘层；

湿法去除氮化硅侧墙，然后沉积多晶硅以填充源区、漏区的凹陷区；

通过化学机械抛光技术平坦化；

进行源区、漏区离子注入。

所述准SOI结构的制造过程中，需要先用多晶硅填充源区、漏区的凹陷区，之后通过化学机械研磨进行平坦化处理等，其工艺较为复杂。

更进一步地，所述方法中通过多晶硅形成源区和漏区，这使准SOI结构的电学性能受到影响。

发明内容

本发明解决的问题是提供一种制造过程简单的准SOI结构的制造方法。

为解决上述问题，本发明提供一种准SOI结构的制造方法，包括：提供衬底，在所述衬底上形成栅极结构；以所述栅极结构为掩模图形化所述衬底，在栅极结构的两侧形成第一沟槽；形成位于第一沟槽侧壁上的沟槽侧墙；以所述沟槽侧墙为掩模图形化所述衬底，形成第二沟槽；在第二沟槽的底部和第二沟槽的侧壁上形成绝缘层；图形化所述绝缘层形成L型绝缘层；在未被L型绝缘层覆盖的第二沟槽中进行第一次半导体材料沉积，形成第一半导体层，所述第一半导体层覆盖所述L型绝缘层；去除沟槽侧墙；进行第二次半导体材料沉积，直至所述半导体材料与衬底表面齐平，形成第二半导体层；在栅极结构两侧的衬底中形成源/漏区。

与现有技术相比，本发明具有以下优点：

1.由于水平外延生长形成的第二半导体层表面较为平坦，无需通过化学机械研磨进行平坦化处理，简化了工艺步骤。

2.第一半导体层和第二半导体层的材料均选用单晶硅，可使MOS管具有良好的电学性能。

附图说明

图1是现有技术准SOI结构一实施例的示意图；

图2是本发明准SOI结构制造方法一实施例的流程示意图；

图3至图13是本发明准SOI结构制造方法形成的准SOI结构一实施例的示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。