[发明专利]限制竞争RAM锁存器

说明书

技术领域

本发明涉及集成电路技术领域，特别涉及一种限制竞争RAM锁存器。

背景技术

锁存器和触发器作为同步数字电路的基本模块，在很大程度上决定了电路的速度和功耗[1]。随着时钟频率的增加，触发器以及锁存器的时延必须减小以满足总体时钟周期的要求。因此，高速高性能而且低功耗的时序逻辑器件设计成了当前的研究热点。在数字VLSI(Very Large Scale Integrated circuits，超大规模集成电路)中，减少能量消耗是低功耗设计的直接目的，其中高频率0和1之间的转换引起的动态功耗是主要的功耗源。由时序单元(触发器和锁存器)组成的时钟网络是大规模集成电路系统中主要的能量消耗源。在典型的集成电路设计中，大约30％到60％的能量消耗在时钟网络中[2].通过减少触发器的能量消耗可以直接减少整个系统的能量消耗，同时随着触发器性能的提升还可以减少时钟网络的分布，提高整个系统的性能[3]。因此，锁存器和触发器的合理设计对整个系统的速度和功耗有着重要的影响。

锁存器是电平敏感的时序单元电路，在时钟的有效电平期间传输数据，在时钟无效电平器件保持数据，时钟沿敏感的触发器可以由两级主从结构锁存器组成。锁存器电路包括基于交叉耦合反相器的静态结构和基于存储电荷的动态结构，动态锁存器具有结构简单速度快等优点，但是由于工作过程中动态结点可能悬浮，因此容易受到噪声干扰，特别是作为触发器中的从锁存器存在可靠性问题。

基于传输门(TG)的静态锁存器是一种应用广泛的结构，如图1所示，该电路结构简单，但是TG锁存器需要同时用到时钟信号ck以及时钟的反相信号这样，如果ck和之间有时钟交叠，则可能造成传输门误导通，严重时甚至引起逻辑错误。

如图2所示，RAM(Random Access Memory，随机存取存储器)型锁存器是静态DCVS(Differential Cascode Voltage Switch，互补共源共栅电压开关)锁存器，具有互补的输出。RAM型锁存器的时钟负载管可以合并，如图3所示。合并时钟负载管之后的RAM型锁存器被称为SSTCL(Static Single-Transistor-Clocked Latch，静态单时钟负载管锁存器)[1]。可以看到这种锁存器只使用单相时钟，避免了时钟交叠问题，并且时钟负载只有一个NMOS管(N沟道金属氧化物半导体管)，具有速度快，功耗低的优点。但是，SSTCL电路工作过程中存在竞争，以n型锁存器为例，如图3(a)中所示，当Q为低，QB为高时，若D为高，则CLK为高后，MN1、MN2和MP4都导通，此时VDD和GND之间存在通路，引起短路功耗。所以，这就要求MP4和MP5的尺寸很小，以使PMOS的等效电阻小于NMOS等效电阻，才能保证输入信号的正确并节省能量，这类似于SRAM单元中的情况。另一方面，PMOS(P沟道金属氧化物半导体)器件对Q或者QB结点充电电流直接影响锁存器的速度，例如考虑从Q端输出时：当D为低，CLK为高的时候，此时需要MN7先对Q结点放电，然后通过MP4对QB端充电，最终才能使Q端输出变低。因此要缩短Q端的下降延迟时间就必须增大MP4(对应QB端为MP5)管的尺寸，提高充电速度。这样就导致了MP4和MP5器件尺寸比例的矛盾。

SRIDL(Static Ratio-Insensitive Differential Latch，静态非比例敏感互补锁存器)[1][4]是一种改进的SSTCL结构。以n型锁存器为例，电路结构如图4(a)所示，在SSTCL的基础上增加了3个PMOS管MP8、MP9和MP10，MP8/MP9可以阻断MN1和MN2/MN3下拉过程的短路电流，这样就解决了结点QB处的竞争短路问题；另一方面，由于没有了短路电流，MP8和MP4都可以取比较大的尺寸，从而能够加快对QB端的充电速度，进而降低了Q端的下降时间。这样也就避免了图2结构中的器件尺寸比例矛盾。MP10管的作用是在CLK为低时，使得锁存器能够形成两个反相器锁存的结构，从而正确的锁存数据。但是从图中我们看到同SSTCL结构相比，SRIDL的时钟负载管增加了一个PMOS，时钟负载增加，此外，该结构通过2个串联的PMOS器件对结点Q和QB充电，等效电阻较大，影响电路速度。

上面提到的参考文献如下：

[1]Jiren Yuan and ChristerSvensson。New Single-Clock CMOS Latches and Flip-Flops with Improved Speed and Power Savings。IEEE，2007.