[发明专利]测试样片及其使用方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种测试样片及其使用方法。

背景技术

由于集成电路技术的快速发展，缩小器件结构与提高集成度是一个普遍趋势。在制造集成电路的过程中，光刻工艺对于制作器件结构的基本操作特性有决定性的影响。当集成度持续提高时，器件结构的尺寸以及器件结构之间间隔的距离会同步缩短。因此，会导致利用光刻工艺在晶片上形成的器件结构有些偏差。例如，栅极的尾端被回拉（缩短）或栅极的尖角处被圆弧化。当栅极相对较小或集成度相对较高时，上述的偏差对集成电路会有重大的负面影响。

对于栅极的上述偏差通常用线路末端缩短（Line End Shortness，LES）来表示。LES表现为栅极的实际图案和预定（设计）图案之间的差异。下面结合图1来说明LES，图1为栅极的预定图案与转移至晶片的实际图案的示意图。栅极的预定图案101为矩形，其宽度和长度分别为X和Y。由于刻蚀效应和回拉效应，刻蚀后实际图案102的尺寸缩小并且实际图案102的尖角处被圆弧化，其宽度和长度分别为X₁和Y₁。LES可以被定义为（Y-Y₁）/（X-X₁）。

目前，在实际操作中，通常利用扫描电子显微镜（SEM）来拍摄栅极的实际图案和预定图案的SEM图，然后手动测量长度方向和宽度方向上实际图案与预定图案的尺寸差异，最后计算得到LES。根据测得的LES可以检验所对应的光刻工艺得到的产品是否合格，或者通过预先测定样片的LES，来调整所对应的光刻工艺的工艺参数。

图2为栅极的实际图案的SEM图。如图2所示，201为栅极，202为有源区。在半导体工艺中，LES越小越好。如果LES过大，表明沿长度方向上栅极201尺寸的偏差较大，即栅极201在长度方向上缩短严重。这样可能会使栅极201不能与有源区202搭接，导致器件中出现泄漏、关键尺寸限制等问题。然而，由于检测噪音的影响，栅极201以及有源区202的边缘模糊，所呈现出来的边缘线条较宽。在这种情况下，手动测量的结果的误差较大、可靠性较低。并且，由于SEM是选择视场内的部分区域进行拍摄，因此上述检测方法仅能逐个测量SEM图中的几个或者十几个栅极的LES，效率低。此外，利用SEM测量LES时，需将待测样品从生产线移至SEM中进行检测，因此，该种检测方式不能与生产同步进行，影响生产效率。

因此，需要提供一种准确、高效地测定栅极LES的方法，特别是准确、高效地测定以矩阵形式排列的栅极的LES的方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中无法对以矩阵形式排列的栅极的LES进行准确、高效的测定的问题，本发明提出了一种测试样片，所述测试样片包括基片、形成在所述基片上的测试材料层和形成在所述测试材料层上的具有多个测试图案的光刻胶层，其中，所述测试图案均为矩形凸起，且所述测试图案以矩阵形式排列。

优选地，所述栅极是通过在前端器件结构上依次形成栅极材料层和具有栅极图案的光刻胶层，并以所述具有栅极图案的光刻胶层为掩膜对所述栅极材料层进行刻蚀而形成的，所述测试图案的长度均与所述栅极图案的长度相同，且所述测试图案的宽度均与所述栅极图案的宽度相同。

优选地，所述测试图案之间宽度方向上的距离均与所述栅极图案之间宽度方向上的距离相等，所述测试图案之间长度方向上的距离均与所述栅极图案之间长度方向上的距离相等。

优选地，所述测试材料层与所述栅极材料层的材料相同。

优选地，所述测试材料层的材料为多晶硅。

优选地，所述测试材料层与所述栅极材料层的厚度相同。

优选地，所述测试材料层的厚度为300-1000埃。

优选地，所述栅极为静态随机存储器的功能区中的栅极。