[发明专利]一种RLDRAM SIO存储器访问控制方法和装置

说明书

技术领域

本发明涉及RLDRAM(Reduced Latency Dynamic Random Access Memory，低延时动态随机访问存储器)技术领域，尤其涉及一种RLDRAM SIO(独立I/O)存储器访问控制方法和装置。

背景技术

当今的高速网络应用需要高带宽和高密度存储器解决方案，不仅要求较高的工作速度、而且对存储器同时进行读写操作的应用也涌现出来。这对网络数据包动态缓存存储器的容量和存取速率也提出了更高的要求。相比一般的DRAM(Random Access Memory，随机存储器)，RLDRAM存储器采用了内部预充电和内置启动，使得寻址过程可以在单周期内完成，所以它比一般的DRAM具有低延迟的特点，使其成为网络数据包缓存的一个较佳的选择。RLDRAM存储器分为RLDRAM CIO(共用I/O)和RLDRAM SIO两种，其中RLDRAM SIO存储器由于其写数据线和读数据线独立，可以同时进行读写操作，极大提高了带宽利用率。所以RLDRAM SIO存储器是非常适合于网络应用的。

目前，虽然RLDRAM SIO存储器具有良好的架构和性能，但是现有的对输入的读写命令的地址解析和缓存方式没有充分考虑到RLDRAM SIO存储器的访问配置要求，以及子数据片写入内部体bank最小访问间隔tRC(active to active/auto refresh command time)的限制对输出操作命令过程造成的影响，导致在使用的过程中，RLDRAM SIO存储器很难实现较高的带宽利用率。例如，如图1所示，clk为时钟周期线，cmd为输出操作命令线，在存储器配置为BL(burst length，突发长度)＝tRC＝4cycle，cycle为时钟周期，子数据片写入内部体bank 个数＝8时，在某个时间段只有写命令的情况下，对相同的内部体的访问间隔必须大于等于4个时钟周期，而每个输入的写命令均依次访问同一个内部体地址，这样写数据线Wdata的有效利用率只有约50％。

又例如，如图2所示，也是在存储器配置为BL＝tRC＝4cycle，子数据片写入内部体bank个数＝8时，在每个命令周期中同时具有写命令和读命令的情况下，按照输入命令的原有顺序执行，写数据线Wdata的有效利用率和读数据线Rdata的有效利用率均很低。

因此，如何进一步提高RLDRAM SIO存储器读写效率是本领域技术人员亟待解决的问题。

发明内容

本发明要解决的技术问题是，提供一种RLDRAM SIO存储器访问控制方法和装置，提高RLDRAM SIO存储器读写操作的效率。

本发明采用的技术方案是，所述RLDRAM SIO存储器访问控制方法，包括：

对输入的读写命令进行地址解析和分开保存，并对分开保存的读写命令进行统一排序得到操作命令队列，同时将输入的数据包解析成子数据片；

输出所述子数据片以及操作命令队列中的读写命令到RLDRAM SIO存储器。

进一步的，所述对输入的读写命令进行地址解析和分开保存的具体过程包括：

将包含数据单元写入地址和子数据片写入内部体地址的二维地址信息依次分别与写命令和读命令建立对应访问关系；

将写命令及其访问的所述二维地址信息缓存入写命令队列，将读命令及其访问的所述二维地址信息缓存入读命令队列。

进一步的，所述将包含数据单元写入地址和子数据片写入内部体地址的二维地址信息依次分别与写命令和读命令建立对应访问关系，包括：

对于写命令，将数据单元写入地址与写命令建立对应访问关系，在每个数据单元写入地址中，再将子数据片写入内部体地址按照编号从小到大依次与写命令建立对应访问关系，使每一个写命令具有包含数据单元写入地址和子数据片写入内部体地址的二维地址信息；

对于读命令，将数据单元写入地址与读命令建立对应访问关系，在每个数据单元写入地址中，再将子数据片写入内部体地址按照编号从小到大依次与读命令建立对应访问关系，使每一个读命令具有包含数据单元写入地址和子数据片写入内部体地址的二维地址信息。

进一步的，所述对分开保存的读写命令进行统一排序得到的操作命令队列的具体过程，包括：基于相同子数据片写入内部体最小访问间隔的要求，对写命令队列和读命令队列进行重新排序得到操作命令队列。

进一步的，所述基于相同子数据片写入内部体最小访问间隔的要求，对分开保存的写命令和读命令进行重新排序得到的操作命令队列，包括：