[发明专利]闪存设备及其数据存储方法

说明书

技术领域

本申请涉及一种闪存设备及其数据存储方法。

背景技术

与非型闪存(即NAND Flash)是一种可在线进行电擦写的非易失型半导体存储器，因具有存储密度高、擦除速度快等优点而得到了飞速发展。近年来，提高NAND Flash单位面积的存储容量是NAND Flash的发展趋势之一。然而，当物理尺寸缩小到一定程度时，NAND Flash中浮动栅极因为距离过近，相互间电容耦合作用将造成严重的耦合干扰，而且物理位置上相邻的存储单元间的干扰更加明显，由此导致出现数据读写不匹配的情况。另外，在实际应用中发现在NAND Flash尤其是TLC NAND Flash中写入非随机的数据时，由于干扰作用，NAND Flash出错的概率更大一些。

发明内容

为了解决现有技术中存在的上述问题，根据本申请的一个方面，提供了一种闪存设备。所述闪存设备包括：加扰模块，被配置成使待存储的数据随机化；存储介质，被配置成存储所述随机化的数据；以及解扰模块，被配置成对从所述存储介质中读取的数据进行解扰。根据本申请的另一个方面，提供了一种闪存设备的数据存取方法。所述方法包括存储过程和读取过程，其中，所述存储过程包括：将待存储的原始数据随机化、以及存储所述随机化的数据；所述读取过程包括将存储的所述随机化的数据还原为原始数据。

根据本申请闪存设备及其数据存取方法，通过在将数据写入到存储介质之前对数据进行加扰，使之成为随机化的数据，可以不仅限制写入的数据中连续的1或0的数量，而且各页之间的数据也可以随机不相关，从而可以减小相邻存储单元间的电容耦合干扰，降低出错的可能。

附图说明

图1示出了根据本申请的第一实施方案的闪存设备的结构示意图；

图2示出了根据一个实施例的加扰模块的细节；

图3示出了根据另一个实施例的加扰模块的细节；

图4示出了与图2所示加扰模块对应的一个示例性解扰模块的细节；

图5示出了根据本申请的第二实施方案的闪存设备的结构示意图；

图6示出了根据本申请的第三实施方案的闪存设备的结构示意图；

图7示出了根据本申请的一个实施方案的闪存设备的数据存取方法的流程图；

图8示出了根据本申请的另一实施方案的闪存设备的数据存取方法的流程图；

图9示出了根据本申请的又一实施方案的闪存设备的数据存取方法的流程图。

具体实施方式

图1示出了根据本申请的一个实施方案的存储设备的结构示意图。如图1所示，存储设备10包括加扰模块101、存储介质102和解扰模块103。

加扰模块101被配置成使待存储的数据随机化。根据一个实施例，加扰模块101可包括并行线性移位寄存器。加扰模块101包含的并行线性移位寄存器的并行化位数应当与输入到存储设备10中的数据宽度相匹配。例如当存储设备IO的输入/输出数据宽度为8bit时，并行化位数可为8位或者8位的倍数。

所述并行线性移位寄存器通过串并转换将线性移位寄存器转换为并行化寄存器。线性移位寄存器由多个串连的触发器和异或运算模块构成，如图2所示。线性移位寄存器101a由多个串连的触发器R₁，R₂……R_t以及异或运算模块1011构成。异或运算模块1011将最后一级触发器R_t的输出与中间一级触发器例如触发器R_m的输出进行异或运算，并将异或运算结果经过组合逻辑模块201a反馈到线性移位寄存器。组合逻辑模块201a将所述异或运算结果与待存储的数据相关联，以生成随机化的数据。作为一种选择，异或运算模块1011也可以将触发器R_t的输出与中间一级触发器R_m的输出进行异或运算的结果反馈到线性移位寄存器同时经过组合逻辑模块201a作为随机化数据的输出，如图3所示。m和n优选为本征多项式。可以理解，虽然图2和图3中示例性地示出了异或运算模块1011将最后一级触发器R_t的输出与中间一级触发器例如触发器R_m的输出进行异或运算，但是本领域技术人员可以理解，异或运算模块1011也可以将最后一级触发器R_t的输出与中间多级触发器的输出进行异或运算，并将异或运算结果经过组合逻辑模块201a反馈到线性移位寄存器。