[发明专利]用于正规化半导体器件中的应变的方法以及半导体器件

说明书

技术领域

本发明涉及半导体器件领域；更具体地涉及用于正规化半导体器件中的应变的方法以及应变正规化的半导体器件。

背景技术

能够理解的是，应力层能够在半导体器件中生成应变，该应变改变半导体器件的迁移率特性。然而，由于各种原因，应力层可能产生器件之间的性能失配。因此，本领域中需要减少以上所述的不足和局限。

发明内容

本发明的第一方面是一种方法，包括：形成集成电路的第一场效应晶体管和第二场效应晶体管；在第一场效应晶体管和第二场效应晶体管之上形成应力层，该应力层在第一场效应晶体管和第二场效应晶体管的沟道区中引起应变；以及选择性地减薄第二场效应晶体管的至少一部分上的应力层。

本发明的第二方面是一种方法，包括：确定集成电路的场效应晶体管设计的选定层次的设计图形之间的空间关系；生成对应变的估计，该应变是由形成在场效应晶体管之上的应力层基于空间关系在场效应晶体管的沟道区中引起的；基于选定设计层次的设计图形和对应变的估计来生成应力层光掩模；以及使用应力层光掩模，选择性地减薄场效应晶体管之一的至少一部分之上的应力层。

本发明的第三方面是一种结构，包括：集成电路的第一场效应晶体管和第二场效应晶体管；以及应力层，该应力层具有在第一场效应晶体管之上具有第一厚度的完整第一区和在第二场效应晶体管之上具有第二厚度的完整第二区，应力层的第一区在第一场效应晶体管的沟道区中引起第一数量的应变，并且应力层的第二区在第二场效应晶体管的沟道区中引起第二数量的应变；以及其中，第一厚度大于第二厚度。

附图说明

本发明的特征在附加的权利要求中进行陈述。然而，通过结合附图阅读时参考以下示意性实施方式的详细描述将更好地理解本发明本身，其中，

图1是根据本发明的实施方式的初步制造步骤之后的集成电路(IC)的示例性场效应晶体管(FET)的平面图；

图2是穿过图1的2-2线的截面图，示出了图1中未示出的附加结构；

图2A是图2中示出的栅极堆叠(stack)的详细视图；

图3是在图1上叠加根据本发明的实施方式的光掩模图像的平面图；

图4是根据本发明的实施方式的其他制造步骤之后的IC的示例性FET的平面图；

图5是穿过图4的5-5线的截面图，示出了图4中未示出的附加结构；

图6是根据本发明的实施方式的制造FET的示例性方法的流程图；

图7是根据本发明的实施方式的简化的设计方法的流程图；以及

图8是用于实现本发明的实施方式的某些步骤的通用计算机的示意性框图。

具体实施方式

应力是施加到每个单位面积的力的平均量的度量。应力是在穿过虚构内表面的主体内部作用的总内力强度的度量，作为对外部施加的力和主体力的反作用力。应变是由物理主体上的应力作用造成的形变的几何表示。

在n沟道场效应晶体管(NFET)中，当沟道处于电流方向的张(tensile)应力中时，多数载流子即电子的迁移率较大(空穴迁移率较小)。在p沟道场效应晶体管(PFET)中，当沟道区处于电流方向的压(compressive)应力中时，多数载流子即空穴的迁移率较大(电子迁移率较小)。提高多数载流子的迁移率改善了器件的性能。