[发明专利]以高性能方式从CPU或处理单元中访问物理存储器的方法和装置

权利要求书

1.一种微处理器，包括：

用以解码第一和第二指令的解码逻辑，其中所述第一指令具有对线性地址的引用，而所述第二指令具有对第一物理地址的引用；

线性地址至物理地址翻译器，用以将所述线性地址翻译成第二物理地址并将所述第二物理地址的表示提供给接口逻辑；以及

物理寻址逻辑，用以存储第一存储器类型并将所述第一物理地址的表示提供给所述接口逻辑。

2.如权利要求1所述的微处理器，其特征在于，所述第一指令由第一虚拟机生成，而所述第二指令由第二虚拟机生成。

3.如权利要求1所述的微处理器，其特征在于，所述第一指令和所述第二指令都包含多个微操作，并且其中所述第一指令中的所述多个微操作之一具有对所述线性地址的引用，而所述第二指令中的所述多个微操作之一具有对所述第一物理地址的引用。

4.如权利要求3所述的微处理器，其特征在于，所述接口逻辑是同时耦合至所述线性地址至物理地址翻译器和所述物理寻址逻辑的高速缓存接口逻辑。

5.如权利要求3所述的微处理器，其特征在于，所述接口逻辑是同时耦合至所述线性地址至物理地址翻译器和所述物理寻址逻辑的数据取出逻辑。

6.如权利要求4所述的微处理器，其特征在于，所述第一存储器类型是可高速缓存的。

7.如权利要求5所述的微处理器，其特征在于，所述第一存储器类型是不可高速缓存的。

8.如权利要求4所述的微处理器，其特征在于，还包括与所述线性地址至物理地址翻译器相关联以存储第二存储器类型的存储器类型寄存器。

9.如权利要求8所述的微处理器，其特征在于，所述第一存储器类型与所述第二存储器类型相同。

10.如权利要求1所述的微处理器，其特征在于，所述线性地址引用虚拟存储器内的位置，而所述第一物理地址引用系统存储器内的位置。

11.一种集成电路，包括：

用以取出宏指令的取出单元；

耦合至所述取出单元以解码所述宏指令的解码单元，其中所述宏指令包含引用第一线性地址的第一微操作以及引用第一物理地址的第二微操作；

耦合至所述解码单元的翻译缓冲器，用以将所述第一线性地址翻译成第二物理地址并将所述第二物理地址的表示提供给公用接口；以及

耦合至所述解码单元的物理寻址逻辑，用以将所述第一物理地址的表示提供给所述公用接口，其中所述公用接口可用于请求来自所述第一和第二物理地址的元素。

12.如权利要求11所述的集成电路，其特征在于，所述物理寻址逻辑包括用以存储第一存储器类型的控制寄存器。

13.如权利要求12所述的集成电路，其特征在于，所述第一存储器类型是可高速缓存的存储器类型，且所述公用接口是高速缓存接口。

14.如权利要求12所述的集成电路，其特征在于，所述第一存储器类型是不可高速缓存的(UC)存储器类型，且所述公用接口是外部数据接口。

15.如权利要求13所述的集成电路，其特征在于，由所述高速缓存接口请求的所述元素是数据操作数，并且其中所述集成电路还包括：

耦合至所述高速缓存接口以存储所述数据操作数的寄存器文件；以及

操作所述数据操作数的至少一个执行单元。

16.如权利要求15所述的集成电路，其特征在于，所述宏指令是可变长度指令。

17.如权利要求12所述的集成电路，其特征在于，还包括与所述翻译缓冲器相关联以存储第二存储器类型的存储器类型寄存器。

18.如权利要求17所述的集成电路，其特征在于，所述物理寻址逻辑可用于读出所述第二存储器类型并将所述第二存储器类型存储在所述控制寄存器内作为所述第一存储器类型。

19.如权利要求17所述的集成电路，其特征在于，所述第一和第二存储器类型是不同的存储器类型。