[发明专利]一种形成通孔的方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及形成通孔的方法。

背景技术

集成电路制造工艺是一种平面制作工艺，其结合光刻、刻蚀、沉积、离子注入等多种工艺，在同一衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能，其中，任何一步工艺出现偏差，都可能会导致电路的性能参数偏离设计值。

以通孔的形成方法为例，半导体制作过程中常需要制作大量的通孔，以在两层以上的导电层中形成互连线。通孔的形成质量对于电路的性能影响很大，尤其对于65nm以下工艺，如果其工艺结果出现偏差，将会导致电路的电性能变差，严重时器件将不能正常工作。

现有的工艺中，形成通孔的方法如图1A至1B所示。

如图1A所示，首先在衬底101上沉积一层刻蚀停止层102，在65nm以下工艺中，该刻蚀停止层102通常会采用碳化硅。在刻蚀停止层102上沉积介质层103，该层要求为低k(介电常数)的介质材料层，通常可以是利用化学气相沉积(CVD)方法形成的氧化硅材料。在介质层103的表面形成硬掩膜层104，在硬掩膜层104的表面形成底部抗反射涂层105，然后在该底部抗反射涂层105的表面涂敷一层光刻胶层，通过曝光显影方法形成具有图案的光刻胶层106。

如图1B所示，以光刻胶层106为掩膜，依次刻蚀底部抗反射层105、硬掩膜层104和介质层103，直到刻蚀停止层102为止，形成通孔107。然后采用灰化工艺去除光刻胶层106和底部抗反射层105。

上述形成通孔的方法可参考申请号为200710094539.8的专利申请。

但是这种传统的形成通孔的方法会存在一定的问题。这是由于传统的光刻胶图案化工艺中，在图案化的光刻胶层的开口处，常容易见到有光刻胶及/或曝光显影不完全的残余物的存在。即，在光刻胶图案形成的过程中，常会在开口处留下残余物，这些残余物会窄化光刻胶开口，如图2中的201所示，由于残留物的存在，201区域的光刻胶显示出的开口的尺寸明显小于其它开口的尺寸，这样以201区域的光刻胶层为掩膜所刻蚀出的通孔的尺寸就会小于其它通孔的尺寸，使刻蚀后形成的通孔的关键尺寸小于设定值。另外传统工艺中还会出现的问题是刻蚀后的通孔的关键尺寸与显影后的光刻胶图案的关键尺寸的差值过大，即刻蚀偏差过大。这样，即使显影后光刻胶的开口的尺寸达到预设值，刻蚀偏差过大也会使得刻蚀后的通孔的关键尺寸与预设值不一致，这样很有可能导致整个半导体器件的报废，降低产品的良品率。

传统工艺中，解决这种显影后图案化的光刻胶的开口处有残余物存在导致刻蚀后形成的通孔的关键尺寸与设定值不一致的问题，通常采用扩大ADI(显影后检测)CD的方法，但是这种方法的改善效果并不明显。因此，需要一种新的方法，能够有效解决图案化的光刻胶的开口处有残余物存在的问题，使得通孔的关键尺寸与设计值一致。进一步地，还可以解决刻蚀偏差过大的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供了一种形成通孔的方法，包括：提供前端器件层；在所述前端器件层的表面沉积刻蚀停止层；在所述刻蚀停止层的表面形成层间介质层；在所述层间介质层的表面形成硬掩膜层；在所述硬掩膜层的表面形成抗反射层；在所述抗反射层的表面形成光刻胶层；采用曝光显影工艺，形成具有开口图案的光刻胶层；对所述具有开口图案的光刻胶层进行等离子体放电处理；以所述具有开口图案的光刻胶层为掩膜，依次刻蚀所述抗反射层、所述硬掩膜层和所述层间介质层，直到刻蚀到所述刻蚀停止层为止。这样可以有效解决显影后图案化的光刻胶的开口处有残余物存在从而导致刻蚀后通孔的关键尺寸与设定值不一致的问题。

优选地，所述抗反射层是底部抗反射层或者包括形成于所述硬掩膜层上的第一底部抗反射层、形成于所述第一底部抗反射层上面的低温氧化层以及形成于所述低温氧化层上面的第二底部抗反射层。

优选地，所述等离子放电处理为先采用N₂和H₂的混合气体进行放电处理再单独采用N₂进行放电处理。

优选地，所述混合气体中N₂的流速为10～100sccm，H₂的流速为50～200sccm，放电功率为200～1000W，放电时间为10～25秒。