[发明专利]半导体器件和使用应力记忆技术工艺制造半导体器件的方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体器件和使用应力记忆技术(SMT，Stress Memorization Technology)工艺制造半导体器件的方法。

背景技术

在现有的半导体制造工艺中，引入了一种应力记忆技术(SMT，StressMemorization Technology)工艺，用于源极/漏极(S/D)离子注入步骤后，以诱发应力于金属氧化物半导体场效应管(MOSFET)的沟道区域，借此改善所制造的元器件的电学特性。

在传统的SMT工艺中，通常采用沉积应力层及S/D退火工艺，以诱发应力于衬底中，即通过S/D退火工艺使位于应力顶盖层(stress capping layer)下层的多晶硅栅极再结晶，从而改善N沟道金属氧化物半导体场效应管(NMOSFET，以下简称NMOS)的电学性能。上述的应力层将在后续工艺前移除。

图1为现有技术中的SMT工艺的流程图。图2A～图2G为现有技术中的SMT工艺的示意图。结合图1、图2A～图2G所示，现有技术中的SMT工艺包括如下所述的步骤：

步骤101，在半导体衬底上形成栅氧化层和栅极。

如图2A所示，在本步骤中，首先可在半导体衬底101上沉积形成栅氧化层102，其中，所述半导体衬底101可分为PMOS区域和NMOS区域，所形成的栅氧化层102覆盖于PMOS区域和NMOS区域之上。在上述栅氧化层102上沉积一多晶硅层(即栅极层)；然后再对所述栅氧化层102和多晶硅层进行曝光、刻蚀等工艺，以分别形成位于PMOS区域和NMOS区域之上的栅极103；

步骤102，在所述栅氧化层和栅极上依次沉积侧墙氧化层和侧墙氮化硅层。

如图2B所示，在本步骤中，将首先在栅极上沉积侧墙氧化(SpacerOxide)层104，然后再在侧墙氧化层上沉积侧墙氮化硅(Spacer SiN)层105。

步骤103，对侧墙氮化硅层进行刻蚀。

如图2C所示，在本步骤中，将对侧墙氮化硅层105进行垂直于半导体衬底表面方向的定向刻蚀，以形成后续刻蚀所述侧墙氧化层104以形成环绕所述栅极103的侧墙时所需的硬掩膜。此时，所使用的刻蚀方法一般为干法刻蚀工艺。

步骤104，在PMOS区域上形成光刻胶(PR)层。

如图2C所示，在本步骤中，将在完成上述对侧墙氮化硅层105的刻蚀后，在PMOS区域上形成一PR层，用于在后续的N⁺离子注入工艺中，避免在PMOS区域中注入N⁺离子。

步骤105，进行N⁺离子注入工艺。

在本步骤中，将对NMOS区域进行N⁺离子注入工艺，从而在NMOS区域上形成相应的源极和漏极(图2C中未示出)。由于PMOS区域上具有光刻胶(PR)层，因此在进行N⁺离子注入工艺时，不会在PMOS区域中注入N⁺离子。

步骤106，去除PMOS区域上的PR层。

步骤107，对侧墙氧化层进行刻蚀，形成环绕所述栅极的侧墙。

如图2D所示，在本步骤中，将对侧墙氧化层104进行刻蚀，以去除NMOS区域和PMOS区域上的残余的侧墙氧化层，从而形成环绕所述栅极103的侧墙。

步骤108，进行P⁺离子注入工艺。

如图2D所示，在本步骤中，将先在NMOS区域上形成PR层，并以该PR层以及环绕所述栅极103的侧墙为掩膜对PMOS区域进行P⁺离子注入工艺，从而在PMOS区域上形成相应的源极和漏极(图2D中未示出)。在完成上述离子注入工艺后，去除NMOS区域上的PR层。

步骤109，在PMOS区域和NMOS区域上形成缓冲氧化(Buffer Oxide)层和高应力氮化硅(HighTensile SiN)层。

如图2E所示，在本步骤中，将在PMOS区域和NMOS区域上(即在所形成的栅极、源极和漏极上)通过化学气相沉积(CVD，Chemical VaporDeposition)工艺形成缓冲氧化(Buffer Oxide)层106和高应力氮化硅(HighTensile SiN)层107。其中，所述缓冲氧化层106用于避免所形成的高应力氮化硅层107对上述所形成的栅极103造成不必要的破坏，并可作为高应力氮化硅的刻蚀停止层；而上述所形成的高应力氮化硅层107，则用于半导体衬底101中的沟道(channel)区域中诱发相应的应力。