[发明专利]嵌埋硅/锗材料相对沟道区的偏移降低的晶体管

说明书

技术领域

本发明涉及集成电路的制造，尤其涉及利用嵌埋半导体合金例如硅/锗制造具有应变沟道区的晶体管，以增强该晶体管的沟道区中的载流子迁移率。

背景技术

制造复杂集成电路需要提供大量的晶体管元件，这些晶体管元件是复杂电路中的主要电路元件。例如，现有的复杂集成电路中可具有数亿个晶体管。一般而言，目前可实施多种制程技术，其中，对于例如微处理器、储存芯片等复杂电路，CMOS技术因其在运行速度和/或功耗和/或成本效益方面的优越特性而成为当前最有前景的技术。在CMOS电路中，互补晶体管，亦即p沟道晶体管和n沟道晶体管，用于形成电路元件例如反相器及其他逻辑门，从而设计高度复杂的电路组件，例如CPU、储存芯片等。在利用CMOS技术制造复杂集成电路期间，晶体管，亦即p沟道晶体管和n沟道晶体管，是形成于包括结晶半导体层的基板上。MOS晶体管或通常的场效应晶体管，不论是n沟道晶体管还是p沟道晶体管，都包括pn结(pn-junction)，其由高掺杂的源漏区与位于该源漏区之间经反向掺杂或弱掺杂的沟道区之间的介面形成。该沟道区的电导率，亦即导电沟道的驱动电流能力，由形成于该沟道区附近并藉由薄绝缘层与该沟道区隔离的栅极电极控制。因在该栅极电极施加适当的控制电压而形成导电沟道时，该沟道区的电导率取决于掺杂浓度、载流子迁移率以及-给定该沟道区沿晶体管宽度方向的延伸程度-源漏区之间的距离，亦即沟道长度。因此，沟道长度的降低-以及与其关联的沟道电阻率的降低-是实现集成电路的运行速度增加的主要设计标准。

不过，晶体管尺寸的不断缩小牵涉与其关联的多个问题，这些问题必须解决以避免不当地抵消不断降低MOS晶体管的沟道长度所带来的优点。例如需要在源漏区中沿垂直方向以及横向形成高度复杂的掺杂分布，从而提供低的薄片电阻率和接触电阻率以及理想的沟道可控性。而且，还可使栅极介电材料适应降低的沟道长度以保持所需的沟道可控性。不过，保持高度的沟道可控性的一些机制还可对该晶体管的沟道区中的载流子迁移率带来负面影响，从而部分抵消降低沟道长度所获得的优点。

由于不断缩小的关键尺寸，亦即晶体管的栅极长度，使得调整和可能的话开发新的高度复杂的制程技术成为必要，并且还因迁移率恶化而导致性能提升不太显着，因此业界提出对于特定的沟道长度通过增加该沟道中的载流子迁移率而增强晶体管元件的沟道电导率，从而能够使性能提升与极度缩小关键尺寸的技术标准推进相当，同时避免或至少延缓与器件尺寸缩小相关的诸多制程调整。

增加载流子迁移率的一个有效机制是改变沟道区中的晶格结构，例如藉由在沟道区附近形成拉伸或压缩应力而在该沟道区中产生相应的应变，进而导致电子和空穴的迁移率发生改变。例如对于活性硅材料的标准晶体组态，在沟道区中形成拉伸应变，亦即表面晶向为(100)同时沟道长度沿<110>方向，增加了电子的迁移率，其可直接转化为电导率的相应增加。另一方面，沟道区中的压缩应变可增加空穴的迁移率，从而有可能增强p型晶体管的性能。在集成电路制造中引入应力或应变工程是一项极有前景的技术，因为应变硅可被视为“新”型半导体材料，其能够制造快速强大的半导体器件而无需昂贵的半导体材料，同时还可使用许多成熟的制造技术。

因此，业界提出邻近沟道区引入例如硅/锗材料以诱发压缩应力，从而导致相应的应变。形成硅/锗材料时，可使PMOS晶体管的源漏区选择性凹陷以形成开口，同时遮罩NMOS晶体管，随后通过外延生长在该PMOS晶体管的开口中选择性形成该硅/锗材料。

尽管该技术显着提升p沟道晶体管乃至整个CMOS器件的性能提升，但证明在不影响栅极电极结构的完整性的情况下，降低硅/锗合金相对于沟道区的横向偏移可能难以实现在该沟道区中进一步增加应变分量，下面将参照图1a至图1e进行详细描述，以清楚展示一种形成硅/锗合金的传统方法。