[发明专利]形成多个晶体管栅极的方法及形成具有至少两种不同功函数的多个晶体管栅极的方法

说明书

技术领域

本文中所揭示的实施例涉及形成多个晶体管栅极的方法，所述多个晶体管栅极可具有或可不具有至少两种不同功函数。

背景技术

场效应晶体管是集成电路制作中所使用的一种类型的电子组件。此类场效应晶体管包含在其之间接纳有沟道区域的一对源极/漏极区域。接近所述沟道区域接纳栅极且通过栅极电介质将所述栅极与沟道区域分离。通过将适合电压施加到晶体管的栅极，沟道区域变得导电。因此，在将适合阈值电压施加到所述栅极之后，晶体管从非导通状态切换为导通状态。期望将晶体管的阈值电压保持为小且还期望将晶体管的功率消耗保持为低。栅极的可确定阈值电压的一个重要性质是功函数。正是栅极的功函数连同沟道区域的掺杂水平一起确定场效应晶体管装置的阈值电压。为了将晶体管的阈值电压保持为小且将功率消耗保持为低，期望栅极材料的功函数约等于沟道区域的材料的功函数。

通常，并非集成电路的所有晶体管均具有相同构造或材料。因此，应认识到且通常期望将不同晶体管栅极制作为具有至少两种不同功函数。提供不同功函数的一种方式是提供待由不同材料形成的不同栅极电极。举例来说，对于导电多晶硅，使用不同导电性增强掺杂剂及浓度可为不同晶体管提供不同功函数。对于金属栅极，还已知使用不同的金属或金属合金中的不同金属量会影响成品装置的功函数。

附图说明

图1是根据本发明一实施例的工艺中的衬底的示意性截面图。

图2是继图1所展示步骤之后的处理步骤处的图1衬底的视图。

图3是继图2所展示步骤之后的处理步骤处的图2衬底的视图。

图4是继图3所展示步骤之后的处理步骤处的图3衬底的视图。

图5是继图4所展示步骤之后的替代处理步骤处的图3衬底的视图。

图6是根据本发明一实施例的工艺中的另一衬底的示意性截面图。

图7是继图6所展示步骤之后的处理步骤处的图6衬底的视图。

图8是继图7所展示步骤之后的处理步骤处的图7衬底的视图。

图9是继图8所展示步骤之后的处理步骤处的图8衬底的视图。

图10是根据本发明一实施例的工艺中的另一衬底的示意性截面图。

图11是继图10所展示步骤之后的处理步骤处的图10衬底的视图。

图12是继图11所展示步骤之后的处理步骤处的图11衬底的视图。

图13是继图12所展示步骤之后的处理步骤处的图12衬底的视图。

图14是继图13所展示步骤之后的处理步骤处的图13衬底的视图。

图15是继图14所展示步骤之后的处理步骤处的图14衬底的视图。

图16是根据本发明一实施例的工艺中的另一衬底的示意性截面图。

图17是继图16所展示步骤之后的处理步骤处的图16衬底的视图。

图18是继图17所展示步骤之后的处理步骤处的图17衬底的视图。

具体实施方式

参考图1到图4来描述形成具有至少两种不同功函数的多个晶体管栅极的第一实例性方法。参考图1，一般来说用参考编号10指示衬底(其可为半导体衬底)。在本文件的上下文中，术语“半导体衬底”或“半导电衬底”被定义为意指包括半导电材料的任一构造，包含但不限于例如半导电晶片(单独地或以其上包括其它材料的组合件形式)及半导电材料层(单独地或以包括其它材料的组合件形式)的块体半导电材料。术语“衬底”是指任一支撑结构，包含但不限于上文所描述的半导电衬底。衬底10包含半导电区域12，在所述半导电区域内源极/漏极及沟道区域(未展示)已被制作或将被制作。实例性材料12为用一种或一种以上导电性增强杂质适合地掺杂到一个或一个以上浓度的单晶硅。衬底10可包含其它层或区域，例如并非是本发明的特定材料的沟槽隔离件(未展示)。

已在衬底12上方形成栅极电介质14。栅极电介质14的实例性厚度是从约3纳米到约10纳米，其中约5纳米作为特定实例。已在衬底12/14上方形成第一晶体管栅极16及第二晶体管栅极18。第一栅极16具有第一宽度17且第二栅极18具有第二宽度19，其中第一宽度17比第二宽度19窄。在所描绘的实施例中，已在衬底12/14上方形成多个第一栅极16及多个第二栅极18，其中第一栅极16已形成于第一区20内且第二栅极18已形成于不同第二区22内。并非制作于第一区20内的所有栅极都一定具有相同材料、大小或形状，且并非制作于第二区22内的所有晶体管栅极都一定具有相同材料、大小或形状。实例性第一宽度17是从约20纳米到约75纳米，其中约50纳米作为特定实例。实例性宽度19是从约40纳米到约200纳米，其中约150纳米作为特定实例。