[发明专利]一种同步动态存储器的控制系统及控制方法

说明书

技术领域

本发明涉及计算机技术领域，特别是涉及一种同步动态存储器的控制系统 及控制方法。

背景技术

SDRAM(同步动态存储器，Synchronous Dynamic RAM)是一种常用的数 据存储设备，基于器件本身的特点，SDRAM的读写之间需要间隔Precharge， active等操作，导致器件的读写效率较低。如何提高SDRAM的效率，是使用 该器件是需要考虑的一个问题。

SDRAM的访问有如下几种情况，1、要寻址的Bank(内存的物理存储体， 等同于″行″/Row)的所有行是关闭的，此时可直接发送行有效命令，这种情况 被称为页命中(PH，Page Hit)。2、要寻址的行正好是前一个操作的工作行， 也就是说，要寻址的行已经处于选通有效状态，此时，可直接发送列寻址命令， 这种情况被称为页快速命中(PFH，Page Fast Hit)3、要寻址的行所在的Bank 中已经有一个行处于活动状态(未关闭)，这种现象就被称作寻址冲突，此时 就必须要进行预充电来关闭工作行，再对新行发送行有效命令，这种情况被称 为页错失(PM，Page Miss)。

显然，PFH是最理想的寻址情况，PM则是最糟糕的寻址情况。

对于多数实际运用场景，读地址是随机给出的，以4Bank的器件为例，有 3/4的概率出现PH，还有1/4的概率出现PM或PFH，其中PFH的概率很小。 如果能够提供Bank地址间插的访问，也就是提供PH的访问，如果还能够兼 顾PFH的情形，则可以有效的提升SDRAM的访问效率。

现有技术主要集中在对SDRAM控制器的改进上，对于输入到控制器的地 址除了缓存以便于做预判断之外，没有更多的处理方法，主要原因是绝大多数 的场景都要求读出数据的先后顺序和请求的先后顺序一致，如果对输入的地址 顺序作了优化，就要求对读出数据的顺序进行重排，存在困难。

发明内容

本发明要解决的技术问题是提供一种同步动态存储器的控制系统及控制 方法，用以解决现有技术访问同步动态存储器效率不高的问题。

为解决上述技术问题，一方面，本发明提供一种同步动态存储器的控制系 统，所述系统包括：

地址缓存控制器，用于调整起始读请求的读地址顺序，并将调整了读地址 顺序的读请求发送给同步动态存储器控制器；

同步动态存储器控制器，与所述地址缓存控制器连接，根据调整了读地址 顺序的读请求，从所述同步动态存储器中读出数据，并将读出的数据发送给数 据缓存控制器；

数据缓存控制器，分别与所述同步动态存储器控制器和地址缓存控制器连 接，用于对所述同步动态存储器控制器发送的数据进行排序，按照起始读请求 的顺序输出数据。

进一步，所述地址缓存控制器调整起始读请求的读地址顺序，具体为：

首先，对所述起始读请求进行存储，写入缓存，存储时，根据读请求的读 地址进行存储，并存入读取规则和读请求的起始顺序编号；

然后，根据所述读取规则，从缓存中读出起始读请求，得到调整了读地址 顺序的读请求；所述读取规则是指提高访问同步动态存储器时出现页命中和页 快速命中机率，减小页错失机率的规则。

进一步，所述地址缓存控制器包括：

一个或多个缓存单元；每个缓存单元包括与所述同步动态存储器的物理存 储体BANK个数一致的先进先出存储FIFO，所述FIFO的编号分别与所述 BANK地址对应；

连读标志设置单元，与所述缓存单元连接，用于对行地址相同、且相邻的 所述起始读请求设置连读标志；

计数器，与所述缓存单元连接，用于记录所述起始读请求的起始顺序编号；

分配器，与所述缓存单元连接，用于根据所述起始读请求的读地址，将所 述起始读请求的读地址、连读标志和起始顺序编号分别存入与所述同步动态存 储器的物理存储体BANK相对应的先进先出存储FIFO中；

选择器，与所述缓存单元连接，用于从所述FIFO中读取存储的起始读请 求，如果该起始读请求设置有连读标志，则继续从该FIFO中读取存储的起始 读请求；如果该起始读请求没有设置连读标志，则从下一个FIFO中读取存储 的起始读请求；所得的读请求为调整了读地址顺序的读请求。