[发明专利]用于实现层级式测试设计解决方案的方法和装置

说明书

技术领域

本公开总体上涉及电子设计自动化。更具体地，本公开涉及实现 用于模块化电路设计的层级式测试设计(DFT)逻辑的方法和设备。

背景技术

半导体制造技术中的显著改进使得将上千万的器件集成到单个 IC(集成电路)上成为可能。这些进展已经在半导体芯片的设计和制 造中带来了新的挑战。具体地，芯片测试已经成为电路设计最具挑战 的方面之一。

被测电路(CUT)可以视为具有输入和输出的组合逻辑和/或时序 逻辑。可以通过首先对CUT的输入应用测试向量并且捕获其输出来 测试CUT。继而可以通过比较CUT的实际输出与“良好”芯片的输 出来标识CUT中的故障。用于测试芯片的常见技术包括利用测试设 计(DFT)电路来增强CUT，其中DFT电路包括对CUT应用测试向 量并且捕获来自该CUT的响应输出的触发器(flip-flop)。通常，测 试向量被扫描至与CUT的输入相耦合的一组触发器中。接下来，对 芯片进行钟控并且在第二组触发器中捕获该CUT的响应值，继而可 以扫描出该响应值。最后，该响应值可以用于确定CUT是否有故障。

在多模块设计中，可以利用专用DFT电路来增强CUT的每个模 块，以测试这些模块。遗憾的是，在具有大量模块的设计中，共享 CUT的测试输入是不切实际的。具体地，或者是CUT的测试输入必 须在模块集合之间进行划分，或者是模块需要依次从测试输入接收测 试向量。这两种方法都有严重的缺点。

具体地，划分测试输入可能严重地限制可用来表示模块的测试向 量的位数，和/或可能要求CUT具有不切实际的大量测试输入管脚。 具体地，使用压缩扫描链的方法通常要求每个模块至少有五个测试管 脚。因此，如果CUT具有大量使用压缩扫描链的模块，并且每个模 块要求在封装上具有五个测试输入管脚，则划分方法显然是不切实际 的。在第二种方法中，模块依次从测试输入接收测试向量，这种方法 是不理想的，因为其每次只允许测试一个模块。该方法可能增加测试 CUT所需的时间，并且难以甚至无法测试CUT模块间的交互。

发明内容

本发明的一些实施方式提供了用于测试电路的方法和装置。更具 体地，一些实施方式支持具有平面自动测试图案生成(ATPG)的层 级式DFT实现。

一些实施方式可以降低在层级式和低管脚数环境中测试数据和 测试应用的时间。可以使用主动测试访问机制，其变成了压缩方案的 一部分，并且对用于多压缩器解压缩器(CODEC)实现的测试数据 进行统一化。

注意，CUT可以包括多个DFT核。每个DFT核可以包括：测试 输入集，其配置用于接收压缩的测试向量；组合解压缩逻辑；组合压 缩逻辑；以及响应输出集。在操作期间，测试输入集可以接收压缩的 测试向量，组合解压缩逻辑可以对该压缩的测试向量进行解压缩以生 成非压缩的测试向量，并且该非压缩的测试向量可以被扫描至扫描链 集合中。捕获之后，可以从所述扫描链集合中扫描出响应向量，组合 压缩逻辑可以通过压缩该响应向量来生成压缩的响应向量，并且响应 输出集可以接收该压缩的响应向量。

本发明的一些实施方式将DFT核的测试输入与如下触发器串列 对接，该触发器串列用于接收与针对该DFT核的压缩测试向量相关 联的输入比特流。所述触发器串列中的某些触发器可以耦合至被配置 用于向组合解压缩逻辑提供恒定输入值的触发器阵列。具有多个DFT 核的CUT将具有多个触发器串列，其中每个触发器串列都与特定DFT 核的测试输入对接。这些多个触发器串列可以链接在一起，从而形成 一个或多个长触发器串列。这些长触发器串列继而可以用于为多DFT 核提供压缩的测试向量。在一些实施方式中，压缩的测试向量可以以 前向或反向输入至长触发器串列。

类似地，DFT核的测试输出可以与如下触发器串列对接，所述触 发器串列用来生成与DFT核的压缩响应向量相关联的输出比特流。 具有多DFT核的CUT将具有多个触发器串列，其中每个触发器串列 与特定DFT核的测试输出对接。这些多个触发器串列可以链接在一 起，从而形成一个或多个长触发器串列。这些长触发器串列继而可以 用来输出针对多DFT核的压缩响应向量。在一些实施方式中，压缩 响应向量可以以前向或反向从长触发器串列中输出。

附图说明

图1示出了根据一个实施方式的集成电路的设计和制作过程中的 多个阶段；