[发明专利]一种ESD保护装置

说明书

技术领域

本发明涉及半导体集成电路的保护电路设计领域，尤其是涉及一种ESD保护装置。

背景技术

在集成电路芯片的制造、封装和使用过程中，都会出现ESD(Electro Static Discharge，静电放电)现象。ESD表现为瞬间的高压脉冲，这种瞬间释放的大量电荷极有可能破坏集成电路内部的功能器件。因此，通常在内部电路和外部信号源或电源之间设置一个保护装置。

现有的一种ESD保护装置采用多指NMOS设计。如图1所示，其中外围的矩形框上布满了Buck(简称B，即P阱接触，对于NMOS管一般接地)，每个黑色方块代表B的一个通孔；矩形框内呈矩阵式排列的每一列都包括并联的多个增强型NMOS管10’(每个NMOS管的连接电路如图2所示)；一个多指形的金属层20’(通常为铜或铝材质)覆盖在图中NMOS管10’的漏极D上，所述金属层20’与NMOS管10’漏极D通过填充漏极通孔的钨插塞进行连接，金属层20’连接PAD30’(即电路引脚)。图3所示为每行NMOS管10’的截面，相邻两个NMOS管10’共用一个漏极D或源极S，其中源极S和栅极G接地，漏极D接PAD30’，左右两侧的斜线阴影表示STI(Shallow Trench Isolation，浅槽隔离)。

所述保护装置的等效电路见图3中虚线部分，每个NMOS管10’对应一个寄生NPN管，每个寄生NPN管的基极都通过一个寄生的基极电阻与B相连接。当有负的ESD脉冲加在PAD30’上时(即NMOS的漏极D)，P阱与漏极D的N+构成的PN结正向偏置导通，泄放ESD电流；当有正的ESD脉冲加在PAD30’上时，随着ESD电压的升高，会有一个流向P阱的漏电流，当漏电流流过这些基极电阻时会在基极电阻上产生压降。由于B端接地(0电位)，基极电阻上的压降就等于寄生NPN管的基极电位，当基极电位足够高使得寄生NPN管的基极-发射极发生正偏时，寄生NPN管导通并开始泄放ESD电流。由于各个NMOS管10’的漏电流在相同的漏极电压下都一样，所以寄生NPN管的开启就取决于基极电阻的大小，而越靠近版图中间的寄生NPN管，其基极电阻越大，也就越容易开启。

当PAD加上一个正的ESD脉冲时，位于版图中间的寄生NPN管先开启，而此时两边的寄生NPN管并未开启。随着ESD电压越来越高，已开启的寄生NPN管被烧毁，但两边的寄生NPN管仍无法导通，整个ESD保护装置导通均匀性差，不能进行有效的ESD保护。

发明内容

本发明解决的问题是提供一种ESD保护装置，以解决现有ESD保护装置导通均匀性差的问题。

为解决上述问题，本发明提供了一种ESD保护装置，所述装置为位于P阱中的多指NMOS保护装置，所述装置包括：

矩阵式排列的多个增强型NMOS管；所述NMOS管的源极和栅极接地；每个所述NMOS管的寄生NPN管的基极通过基极电阻接地；

多指形金属层，所述金属层覆盖每一列所述NMOS管的漏极并与所述漏极相邻的两列栅极交叠，所述金属层连接PAD并与所述漏极连接；所述金属层与所述栅极交叠形成寄生电容；

当PAD上出现正的ESD脉冲时，所述寄生电容将栅极电压耦合到正电位，增大漏极到P阱的漏电流，提高寄生NPN管基极和发射极的压降，促进寄生NPN管的基极和发射极正偏，使所述寄生NPN管同时导通放电。

优选的，所述NMOS管的栅极通过电阻接地。

优选的，多个所述NMOS管栅极连接的电阻阻值相同。

本发明还提供了一种ESD保护装置，所述装置为位于N阱中的多指PMOS保护装置，所述装置包括：

矩阵式排列的多个增强型PMOS管；所述PMOS管的源极和栅极接地；每个所述PMOS管的寄生PNP管的基极通过基极电阻接地；

多指形金属层，所述金属层覆盖每一列所述PMOS管的漏极并与所述漏极相邻的两列栅极交叠，所述金属层连接PAD并与所述漏极连接；所述金属层与所述栅极交叠形成寄生电容；

当PAD上出现负的ESD脉冲时，所述寄生电容将栅极电压耦合到负电位，增大漏极到N阱的漏电流，提高寄生PNP管基极和发射极的压降，促进寄生PNP管的基极和发射极正偏，使所述寄生PNP管同时导通放电。

优选的，所述PMOS管的栅极通过电阻接地。

优选的，多个所述PMOS管栅极连接的电阻阻值相同。

与现有技术相比，本发明具有以下优点：