[发明专利]用于中央处理单元和图形处理单元之间通信的设备和方法

说明书

技术领域

本发明涉及用于在中央处理单元和图形处理单元之间通信的设 备和方法，并且尤其涉及能够使中央处理单元更有效地利用图形处理 单元的资源的技术。

背景技术

图形处理单元单元(GPU)通常被设计成有助于快速且有效地执 行公共图形处理操作，例如几何处理功能诸如对矢量输入的点(dot)、 交叉(cross)和矩阵积计算。因为GPU通常被优选用于这样的操作， 所以它们通常能够比中央处理单元(CPU)快得多地完成这些任务， 即使这样的CPU包括SIMD(单指令多数据)硬件。

在典型的片上系统(SoC)环境中，CPU和GPU可以借助总线基 础结构耦合在一起，并且共用存储器被用作CPU设置由GPU执行的分 批操作的机构。在图1中示出这种公知的布置，其中CPU 10经由总 线网30与GPU 20耦合，并且共用存储器40也被耦合到总线网30。 要认识到的是，总线网30可以包括一个或多个分离总线，并且共用 存储器40可以包括或不包括一级或多级高速缓存。

在图1中通过编号1到4的箭头示意性地示出CPU能够设置由 GPU执行的一批操作的方式，步骤的顺序由图2的流程图更详细地说 明。特别地，正如箭头1所指示和图2中步骤100所讨论的，CPU首 先将一个或多个数据结构存储到共用存储器40。正如本领域技术人 员将理解的，每个数据结构将具有被CPU和GPU二者理解的预定格式， 并且在数据结构内提供的实际数据不仅可以识别GPU将要操作的数 据值，而且可以识别限定被GPU执行的图形处理操作的指令。还将被 理解的是，在指令和数据值可以在数据结构中被直接指定的同时，数 据结构也可以包括一个或多个识别存储地址的指针(pointer)，在 所述存储地址处可以找到某些指令和/或数据值。

正如图1中箭头2所示以及图2中步骤105所说明的，CPU除了 在共用存储器中存储一个或多个数据结构以外，通常也会将多个控制 信息写入GPU 20中的一个或多个存储器映射控制寄存器25。由于控 制寄存器25是存储器映射的，所以它们可以通过CPU发布的指定相 关存储地址的访问请求由CPU通过总线网30直接访问。经由该路由， GPU的某些基本控制参数可以被设置成由CPU 10控制。通常，为了 开始处理这批图形处理操作，控制寄存器25中的一个将具有存储在 其中的值，所述值识别将被GPU访问的共用存储器中的至少一个数据 结构。

一旦存储器映射控制寄存器已经被设置，并且相关的(一个或多 个)数据结构已经存储在共用存储器40中，那么GPU将利用在存储 器映射控制寄存器中的信息来开始它的操作，以便开始从共用存储器 40检索所述相关的(一个或多个)数据结构。正如图1中箭头3所 示以及图2中步骤110所说明的，这将使GPU执行由所述(一个或多 个)数据结构限定的必需的图形处理操作，并且通常所述结果将被存 储回到起始于预定地址的共用存储器40。

当GPU 20完成由所述(一个或多个)数据结构指定的该批操作 的执行时，它将通过IRQ路径50发布到CPU的中断，正如图1中箭 头4所示以及图2中步骤115所说明的。当接收到所述中断时，CPU 10 通常将执行中断服务例程(ISR)以便从共用存储器40检索结果数据， 此后该结果数据可以在CPU执行随后操作期间被CPU使用。

对于公共图形处理操作，与如果将那些操作改为在CPU 10上执 行的情形比较，GPU 20通常能够达到更高的吞吐量，并且因此使用 GPU能够大大提高总体系统的性能。然而，参考图1和2的以上描述， 将被认识到的是，由于需要通过共用存储器中创建的数据结构的构造 进行通信，还需要编写程序给必要的GPU 20的存储器映射控制寄存 器25，所以存在相当大的设置时间，所述设置时间包含在设置将由 GPU执行的操作中。对于包含被通过从CPU卸载该工作到GPU所获得 的吞吐量性能利益补偿的长等待时间，对于可以形成足够大的批量的 普通图形操作，该长等待时间一般不被认为是问题。