[发明专利]移位缓存器的时脉除能电路以及稳压结构

说明书

技术领域

本发明公开了一种移位缓存器的时脉除能电路以及稳压结构，特别是关于 一种能节省面积、避免噪声以及漏电影响、减低逻辑误动作的移位缓存器的时 脉除能电路以及稳压结构。

背景技术

在非晶硅(amorphous-Si，a-Si)的制程条件下，如果要实行显示器内建电路， 必须考虑晶体管闸极电压应力对组件临界电压漂移的影响。因此，在移位缓存 器的稳压电路设计中，闸极电压信号通常以交流的形式来代替直流信号，以减 少闸极电压应力，进而获得较高的元件可靠度与寿命。

请参考图1，为一种公知技术的时脉除能电路(CK Disable Circuit)10。时脉 除能电路10为一稳压电路，是利用一电容C连接至一信号源CK，藉由电容C 的耦合作用，将信号源CK所产生的交流形式的时脉讯号施加在时脉除能电路 10的一晶体管12的闸极，即施加在端点3。

然而，采用电容C耦合的稳压方式有几项缺点；首先，由于电容C需由 两层导电层形成(通常是两层金属层)，于是电路布局所需面积变大。而且， 显示面板尺寸越大，通常电容C也越大，时脉除能电路10占用的布局面积也 越大。

其次，利用电容C耦合的电路，端点3必须为浮接形式，方能伴随时脉 信号耦合变化。然而浮接形式的端点3容易遭受漏电、噪声影响的风险(晶体 管12缺少主动偏压)。

另外，由于藉由电容C耦合的作用相当迅速，因此，端点3容易在电容C 耦合的同时，产生峰值不小的突波噪声。在某些时候，这个产生的突波噪声容 易引起电路逻辑误动作进而失效。

因此，现有的移位缓存器的时脉除能电路有改进的必要。

发明内容

为解决上述问题，本发明的目的在于提供一种移位缓存器的时脉除能电路 以及稳压结构，能提供晶体管的稳定偏压，不受噪声影响、减低电路逻辑误动 作以及减少电路占用的布局面积。

为实现上述目的，本发明采用如下技术方案：一种移位缓存器的时脉除能 电路，包括一第一晶体管以及一第二晶体管。所述第一晶体管以及所述第二晶 体管分别连接成一二极管结构。所述第一晶体管以及所述第二晶体管在相互反 接后具有一第一端点以及一第二端点，所述第一端点耦接至一信号源，所述第 二端点耦接至一偏压源。

为实现上述目的，本发明采用如下技术方案：一种移位缓存器的稳压结 构，所述稳压结构具有至少一除能电路，所述除能电路包括一第一晶体管以及 一第二晶体管。所述第一晶体管以及所述第二晶体管分别连接成一二极管结 构。所述第一晶体管以及所述第二晶体管在相互反接后具有一第一端点以及一 第二端点，所述第一端点耦接至一信号源，所述第二端点耦接至一偏压源。

与公知采用电容作为稳压电路的技术相比，本发明移位缓存器的时脉除能 电路以及稳压结构具有下列优点：减少电路布局所需的面积、避免漏电以及噪 声的影响、提供稳定偏压而减低电路的逻辑误动作。

以下结合附图与实施例对本发明做进一步的说明。

附图说明

图1为一种公知技术的时脉除能电路。

图2为本发明较佳实施例中的一显示装置的移位缓存器的的第N级电路。

图3为本发明较佳实施例中的移位缓存器的时脉除能电路。

图4为图3的时脉除能电路应用的较佳实施例。

具体实施方式

有关本发明的详细说明及技术内容，现就结合附图说明如下。以下实施例 的说明是参考附加的图示，用于例示本发明可用于实施的特定实施例。

请参考图2以及图3，图2为本发明较佳实施例中的一显示装置的移位缓 存器的的第N级电路，图3为本发明较佳实施例中的移位缓存器的时脉除能电 路110。在图2中，移位缓存器的的第N级电路包括一输入薄膜晶体管102， 一输出薄膜晶体管104以及一稳压结构106。所述输入薄膜晶体管102耦接于 前一级的输出SR(N-1)以及所述输出薄膜晶体管104的一闸极之间。一信号源 CK输入至所述输出薄膜晶体管104，用以提供一时脉信号。所述输出薄膜晶 体管104的输出为SR(N)。