[发明专利]字线追踪系统

说明书

技术领域

本发明涉及一种半导体存储器设计，特别涉及一种半导体存储器内部时 序设计。

背景技术

半导体存储器，例如静态随机存取存储器(static random access memory， SRAM)或动态随机存取存储器(dynamic random access memory，DRAM)，具 有排列成阵列的大量存储器单元。阵列内一特定的存储器单元通常经由一字 线(word-line，WL)与一对位线(bit-line，BL)选取。字线通常耦接至一行(row) 内各存储器单元的一个或多个控制栅。假设控制栅由NMOS所形成，当耦接 于其上的字线具有高电压时(即，被活化，activate)，所有的存储器单元会被 导通。位线对(BL pair)通常耦接一列(column)内各存储器单元的存储点至一 感测放大器。位于被活化的字线与位线对的一交叉点的存储器单元便是被选 择的存储器单元。

在现今高密度的半导体存储器中，字线通常非常长，尤其是当字宽度变 非常大时。字线必须由一个或多个金属层所形成。即使如此，长字线的电阻 与电容造成的延迟仍会在如此高密度半导体存储器中造成效能限制与可靠 度的问题。尤其是在先进工艺内，其缩小了金属的宽度与厚度，因此相较于 驱动晶体管的通道电阻，字线的电阻成为值得注意的因素。例如，在65纳 米(nm)的技术中，对于耦接至256个单元的字线，字线的电阻约300欧姆， 但在45纳米的技术中，字线的电阻为1027欧姆。同一时间，对于一驱动器 具有通道宽度10微米(um)的PMOS晶体管，当采用65纳米的技术时，通道 电阻为259欧姆，但当采用在45纳米的技术时，通道电阻为189欧姆。因 此，当技术演进时，线电阻与晶体管通道电阻的比值大幅地增加。较高的比 值增加了字线的转向(slew)时间，其可减少字线的有效脉冲宽度，并且降低 读取/写入边限(margin)，或甚至造成故障。

图1是显示由于长转向时间导致字线的有效脉冲宽度减少的一波形图。 如图所示，CLK代表时钟脉冲信号。字线WL的脉冲105根据时钟脉冲信号 CLK产生。字线WL_RC显示出原始字线脉冲105在经由长线电阻电容(RC) 延迟所产生的被延迟的字线脉冲108，即，WL_RC由远离字线驱动器的一远 端字线所测量。显然地，较长的转向时间对于经历长延迟的字线WL_RC减 低了有效的字线脉冲宽度。当工艺在快/快角落(fast/fast corner)时，这样的问 题更为严重，意味着NMOS与PMOS的参数必须被设计使得晶体管可具有 较高的电流并操作快于正常状态。由于在快/快角落，初始字线脉冲105的宽 度会被缩小。当RC延迟保持相对的常数或是远小于会受工艺变异的数值时， 字线WL_RC的脉冲108的宽度会被缩小，并且可能最后造成功能失效。

因此，需要一种字线追踪机制，即使在字线的远端仍可维持适当的脉冲 宽度。

发明内容

为了解决现有技术存在的上述问题，根据本发明的一实施例，一种字线 追踪系统，适用于具有多个存储器单元的一存储器阵列，包括一行空白的存 储器单元、一自我时序产生器、一电压至电流转换器、一电流至电压转换器 以及一线。空白的存储器单元行与一行或多行普通的存储器单元具有大体相 同的结构，并包括一空白字线，空白字线具有分别位于相对的两纵向末端的 一第一末端与一第二末端，第一末端耦接至一空白字线驱动器。自我时序产 生器用以接收一时钟脉冲信号并为空白字线驱动器产生与时钟脉冲信号同 步的一脉冲信号，以及具有一第一端点用以接收一反馈信号并用以决定上述 脉冲信号的一下降沿。电压至电流转换器耦接至空白字线的第二末端。电流 至电压转换器耦接至第一端点。线用以耦接电压至电流转换器至电流至电压 转换器。