[发明专利]移位寄存器单元及液晶显示器栅极驱动装置

说明书

技术领域

本发明涉及液晶显示器驱动技术，尤其涉及一种移位寄存器单元及液晶显示器栅极驱动装置。

背景技术

如图1a所示为现有技术中的一种移位寄存器单元结构示意图，如图1b所示为图1a移位寄存器单元的时序图。移位寄存器单元包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10、第九薄膜晶体管T11和第十二薄膜晶体管T12，还包括电容C1。信号输入端(INPUT-1)输入信号(INPUT)，第一时钟信号输入端(CLKIN)输入第一时钟信号(CLK)，第二时钟信号输入端(CLKBIN)输入第二时钟信号(CLKB)，低电压信号输入端(VSSIN)输入低电压信号(VSS)，复位信号输入端(RESETIN)输入复位信号(RESET)，信号输出端(OUT)输出栅极驱动信号(OUTPUT)。第一薄膜晶体管T1的源极、第二薄膜晶体管T2的漏极、第十薄膜晶体管T10的栅极和电容C1的汇聚处为PU结点，第五薄膜晶体管T5的栅极、第六薄膜晶体管T6的栅极、第八薄膜晶体管T8的漏极和第七薄膜晶体管T7的源极的汇聚处为PD结点，第九薄膜晶体管T9的源极、第十薄膜晶体管T10和第七薄膜晶体管T7的栅极的汇聚处为PD_CN结点。

从图1b中可以看出，在栅极驱动信号(OUTPUT)为低电平时，即使第一时钟信号(CLK)或第二时钟信号(CLKB)为高电平，栅极驱动信号(OUTPUT)和PU结点处的信号也能保持低电平。当栅极驱动信号(OUTPUT)为高电平时，第一时钟信号(CLK)和PU结点处的信号同时为高电平，由于电容C1的耦合作用，PU结点处的信号的电平尤其高，第九薄膜晶体管T9和第十薄膜晶体管T10同时导通，形成较大的漏电流，从而导致移位寄存器单元的功耗增加，最终导致使用了该移位寄存器单元的液晶显示器的功耗增加。

发明内容

本发明的目的是针对现有技术中存在的问题，提供一种移位寄存器单元及液晶显示器栅极驱动装置，能够减小移位寄存器单元的功耗，从而减小液晶显示器栅极驱动装置的功耗。

为实现上述目的，本发明提供了一种移位寄存器单元，包括：

第一薄膜晶体管，其漏极和栅极均与信号输入端连接；

第二薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，栅极与复位信号输入端连接，源极与低电压信号输入端连接；

第三薄膜晶体管，其漏极与第一时钟信号输入端连接，栅极与所述第一薄膜晶体管的源极连接，源极与信号输出端连接；

第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与所述复位信号输入端连接，源极与所述低电压信号输入端连接；

第五薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；

第六薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；

第七薄膜晶体管，其漏极与第二时钟信号输入端连接，源极分别与所述第五薄膜晶体管的栅极和所述第六薄膜晶体管的栅极连接；

第八薄膜晶体管，其漏极与所述第七薄膜晶体管的源极连接，栅极与所述第一薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；

第九薄膜晶体管，其漏极和栅极均与所述第二时钟信号输入端连接，源极与所述第七薄膜晶体管的栅极连接；

第十薄膜晶体管，其漏极与所述第九薄膜晶体管的源极连接，栅极与所述第一薄膜晶体管的源极连接，源极与所述低电压信号输入端连接。

本发明还提供了一种液晶显示器栅极驱动装置，包括沉积在液晶显示器阵列基板上的多个前述的移位寄存器单元；

除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端均和与其相邻下一个移位寄存器单元的信号输入端以及与其相邻的上一个移位寄存器单元的复位信号输入端连接，第一个移位寄存器单元的信号输出端与第二个移位寄存器单元的信号输入端连接，最后一个移位寄存器单元的信号输出端和与其相邻的上一个移位寄存器单元的复位信号输入端以及自身的复位信号输入端连接；

第一个移位寄存器单元的信号输入端输入帧起始信号；

第奇数个移位寄存器单元的第一时钟信号输入端输入第一时钟信号，第二时钟信号输入端输入第二时钟信号，第偶数个移位寄存器单元的第一时钟信号输入端输入第二时钟信号，第二时钟信号输入端输入系统第一时钟信号；

每个移位寄存器单元的低电压信号输入端输入低电压信号。