[发明专利]用于集成电路设计的多核并行最小代价流方法及装置

权利要求书

1.一种用于集成电路设计的多核并行最小代价流方法，基于非确定性事务模型，其特征在于，其包括如下步骤：

步骤1：将集成电路设计自动化问题转化为最小代价流问题；

步骤2：修改最小代价流问题对应的网络图，增加地节点网络；

步骤3：为每个处理器核创建一个线程，并对最小代价流问题进行初始化；

步骤4：对节点进行预处理，并将过剩流节点存储在全局队列中；

步骤5：对于每个处理器核利用并行最小代价流处理网络图；其中，

分步骤51：从任务队列中抓取一定的数量的过剩流节点；

分步骤52：对于每一个过剩流节点进行二次检测确定其是否需要处理；

分步骤53：对需要处理的过剩流节点进行推流或重标记操作；

分步骤54：与其他处理器核进行同步；

分步骤55：同步成功时，减小收缩因子，返回步骤4，进行下一轮的分配操作；否则返回分步骤51，开始检测全局队列并获取潜在的新的过剩流节点；

步骤6：后处理最小代价流的结果得到集成电路设计自动化问题的解。

2.如权利要求1所述的多核并行最小代价流求解方法，其特征在于：在步骤2所述的地节点网络中，首先生成多个地节点，使电路主输入节点和主输出节点均匀地与这些地节点相连，且每一个地节点所连接的主输入或主输出节点的数目小于某一个指定的阈值n_tol；然后再增加一个地节点来连接已生成的多个地节点形成地节点网络。

3.如权利要求1或2所述的多核并行最小代价流求解方法，其特征在于：所述步骤采用C、C++或FORTRAN等编程语言编译得到多核并行最小代价流求解程序。

4.一种采用权利要求1至3所述最小代价流求解方法工作的装置(212)，包括输入单元(202)、输出单元(203)、程序存储单元(205)、外部总线(210)、内存(206)、存储管理单元(207)、输入输出桥接单元(208)、系统总线(211)和多核处理器(209)，其特征在于：

所述输入单元(202)、输出单元(203)和程序存储单元(205)直接连接到所述外部总线(210)；外部总线(210)通过输入输出桥接单元(208)与所述系统总线(211)相连；所述内存(206)通过存储管理单元(207)连接到系统总线(211)；所述多核处理器(209)中的n个处理器核直接连接到系统总线(211)，所述n个处理器核属于一个CPU或属于多个CPU；在程序存储单元(205)中存储有多核并行最小代价流求解程序(204)；

所述多核处理器(209)的n个处理器核共享使用相同的内存(206)并通过共享内存来进行通信；

所述最小代价流求解装置(212)通过输入单元(202)输入集成电路设计自动化问题(201)至内存(206)；同时，多核并行最小代价流求解程序(204)也被载入内存(206)；多核处理器(209)执行并行多核并行最小代价流求解程序(204)对集成电路设计自动化问题进行处理，求解结果以图形或文本的形式经过输出单元(203)提供给用户。