[发明专利]防止多核处理器中的写回竞争

说明书

发明背景

本发明涉及微处理器体系结构领域。微处理器设计者不断努力提高微 处理器性能，设计能提供例如计算能力增强、运行速度提高、功耗降低和/ 或成本降低的微处理器体系结构。就许多现有的微处理器体系结构而言， 越来越难以通过提高工作频率来提高微处理器性能。因此，许多较新的微 处理器体系结构已经着重于并行处理以提高性能。

微处理器体系结构中所采用的一种并行处理技术是多处理核。该技术 利用并行工作以执行软件应用程序的称为核的多个独立的处理器。两个或 多个处理核可实现于同一集成电路管芯中、实现于集成在同一集成电路封 装中的多个集成电路管芯中、或实现于这些实现的组合中。通常，多个处 理核共享公用接口且可共享其它外围资源。

微处理器相比典型的存储器接口而言运行更快。此外，在处理器请求 数据的时间与接收到所请求数据的时间之间，许多类型的电子存储器具有 相对长的等待时间。为了使微处理器花费在空闲和等待数据上的时间最少， 许多微处理器使用高速缓存来储存程序指令和数据的临时副本。典型的高 速缓存通常与微处理器高度集成于同一集成电路管芯中或至少集成于同一 集成电路封装中。因此，高速缓存非常快而且等待时间少。然而，这种紧 密集成限制了高速缓存的尺寸。

高速缓存通常被分成固定数量的高速缓存存储单元，称为高速缓存线。 通常，各条高速缓存线与一组系统存储器地址相关联。各条高速缓存线适 于储存来自相关联的系统存储器地址之一的程序指令和/或数据。当处理器 或处理器核修改或更新在高速缓存存储单元中存储的数据时，该数据最终 需要被拷贝回系统存储器。通常，处理器或处理器核推迟更新系统存储 器——称为写回操作，直到处理器核需要高速缓存线储存来自系统存储器 的不同数据的副本。

此外，在具有多个处理器核的处理器中，各个处理器核可具有独立的 高速缓存。因此，该处理器必须确保不同高速缓存中同一数据的副本一致。 这称为高速缓存一致性。此外，一个处理器核可从另一处理器核的高速缓 存中读取，而不是从系统存储器中拷贝相应的指令和/或数据。这降低了处 理器空闲时间和对系统存储器的冗余访问。

期望处理器能高效地执行写回操作。还期望处理器确保处理器核高速 缓存之间的写回和读取不相互干扰。还期望处理器高效地保持多个处理器 核的高速缓存一致性，以及各个高速缓存独立地工作。还期望使处理器致 力于高速缓存一致性的部分的尺寸和复杂程度最小化。

发明内容

本发明的实施例在当处理器核单元在另一处理器核单元请求数据的大 致同时发出对该数据的写回请求时防止写回竞争状况引起处理器错误。处 理器核单元保持对数据负责，直到写回请求由来自高速缓存一致性管理器 单元的干预消息的接收所确认。如果对同一数据的请求在与该写回请求相 关联的干预消息之前到达，则处理器核单元提供所请求的数据并消除待处 理的写回请求。对该数据的请求将启动对该数据的隐式写回，从而使待处 理的写回请求成为冗余。在一个实施例中，处理器核单元通过等待干预消 息的接收然后以消除消息作为响应来消除该请求。

在另一实施例中，与高速缓存线相关联的高速缓存一致性数据指示处 理器核单元是否已经在与写回请求相关联的干预消息之前接收到对数据的 请求。当写回请求发起时，高速缓存线的高速缓存一致性数据具有“经修 改”值。当处理器核单元从高速缓存一致性管理器单元接收到与写回请求 相关联的干预消息时，高速缓存线的高速缓存一致性数据被检查。如果该 高速缓存线的高速缓存一致性数据已经从“经修改”值改变(例如改变成 “共享”或“无效”)，则这指示已经在与写回请求相关联的干预消息之 前接收到对数据的请求，并且写回请求应被消除。

本发明的一个实施例通过充分利用用于干预消息的数据路径和响应来 传送与写回请求相关联的数据而降低了高速缓存一致性管理器单元的逻辑 的复杂程度。在一个实施例中，处理器核单元向高速缓存一致性管理器单 元发送写回请求。该请求不包括写回数据。在接收到与写回请求相关联的 干预消息后，处理器核单元向高速缓存一致性管理器单元提供指示该写回 操作不应被消除的干预消息响应。该干预消息响应包括写回数据。因为高 速缓存一致性管理器已经要求数据路径处理处理器核单元之间的数据转 移，所以几乎不需要或完全不需要向高速缓存一致性管理器添加附加的开 销来处理与写回请求相关联的数据。

附图简述

将参照附图描述本发明，在附图中：