[发明专利]用于先进内存器件的自行对准的狭型储存元件

说明书

技术领域

本发明大致上是有关在半导体衬底上形成亚光刻电荷储存元件， 以用来与例如内存器件之半导体结构一同使用。

背景技术

在半导体业界，存在着一股不断提高器件密度的潮流。为了达到 这些高密度的要求，一直以来(且持续地)朝着缩小在半导体晶圆上 之器件尺寸(例如缩小至次微米级(sub-micronlevel))以及提高在芯 片上此种器件的层数的方向努力。为了达到此种高器件装填密度 (packingdensity)，需要越来越小的特征大小。这可能包括互联机 (interconnectingline)的宽度与间隔、接触孔的间隔与直径以及各种 特征之表面几何(例如角和边)。

制造半导体或集成电路(一般称为IC，或芯片)的制程，通常由 一百个以上的步骤组成，在这些步骤期间，可在单一晶圆上形成数百 个集成电路的复制品。大致上，此制程牵涉于衬底表面上和内部中产 生数个图形化层，该图形化层最终会形成完整的集成电路。此分层制 程(layeringprocess)会在半导体晶圆表面上和中产生电性主动区域 (electricallyactiveregion)。

要在相邻特征之间形成有紧密间隔的微小特征需要尖端的制造技 术，该技术包括介电层沈积和将该介电层之平坦化。使用此种尖端技 术制造半导体结构包含一系列的步骤，包含有清洗、热氧化或沈积、 屏蔽(masking)、显影(developing)、蚀刻、烘烤以及掺杂。

发明内容

为了提供本发明的一些态样的基本了解，以下提出本发明之简化 概要。此概要并不是本发明的广泛概观。它既非要识别本发明关键性 或重要的必备元件，亦非要描述本发明的范畴。它唯一的目的只是要 以简化的形式表达本发明的一些概念，以作为接下来所提出更仔细的 描述之前言。

本发明的一个态样提供一种在半导体衬底上形成亚光刻电荷储存 元件之方法。此方法可包括：半导体衬底上提供第一层及第二层，该 第一层的高度大于第二层的高度；形成邻接该第一层的侧面且在该第 二层的上表面的一部分上之间隔件；以及去除该第二层未被该间隔件 覆盖的暴露部分。藉由去除该第二层的暴露部分同时留下该第二层由 该间隔件保护的一部分，该方法可以从该半导体衬底上之该第二层的 留存部分提供亚光刻电荷储存元件。

本发明的另一个态样提供一种半导体结构，该半导体结构在半导 体衬底上含有第一层及亚光刻电荷储存元件，该第一层的高度大于该 亚光刻电荷储存元件的高度。该第一层邻接该亚光刻电荷储存元件。 该亚光刻电荷储存元件包含电荷俘获材料。

为了实现以上描述及相关目的，因此本发明在此之后囊括了完整 描述及特别于申请专利范围中说明的特征。下列描述及附加图式系详 细提出本发明之某些例示实施例。然而这些实施例所指示的方法，只 是许多利用本发明的原理之众多方法中的少数。其它有关本发明的目 的、优点和新颖的特征在配合图式参考本发明下列的细节描述后将变 得明显。

附图说明

图1依照本发明的一个态样，说明例示半导体结构之一部分的中 间态的剖面图。

图2依照本发明的一个态样，说明形成邻接第一层的侧面及在第 二层的上表面之一部分上的间隔件。

图3依照本发明的一个态样，说明藉由去除没有被间隔件覆盖的 第二层部分而在半导体衬底上形成亚光刻电荷储存元件。

图4依照本发明的一个态样，说明从例示半导体结构去除间隔件。

图5依照本发明的一个态样，说明另一个例示半导体结构之一部 分的中间态的剖面图。

图6依照本发明的一个态样，说明在半导体衬底上形成第一层。

图7依照本发明的一个态样，说明在半导体衬底上形成第二层。

图8依照本发明的一个态样，说明形成邻接第一层的侧面及在第 二层上表面之一部分上的间隔件。

图9依照本发明的一个态样，说明利用去除第二层未被间隔件覆 盖的暴露部分，于半导体衬底上形成亚光刻电荷储存元件。

图10依照本发明的一个态样，说明从半导体结构去除间隔件。

图11依照本发明的一个态样，说明从半导体结构去除亚光刻电荷 储存元件的第二氧化物层。