[发明专利]用于抑制晶体管阵列中的阈值电压的布局灵敏度的方法

说明书

技术领域

本发明涉及集成电路器件，并且更具体地涉及抑制晶体管阵列 中的布局灵敏度。

背景技术

很长时间以来已经知道诸如硅和锗之类的半导体材料表现出 压电效应(机械压力引入的电阻改变)。参见例如C.S.Smith， ″Piezoresistance effect in germanium and silicon″，Phys.Rev.，vol.94， pp.42-49(1954)，通过引用将其并入此处。另外已经观察到晶体管阵 列中的压力变化可以产生载流子迁移率的变化，其继而导致阵列中 的晶体管的阈值电压的变化。该问题及其解决方案阐述在转让给本 受让人的标题为“Analysis of Stress Impact on Transistor Performance”的美国专利申请SN 11/291,294中。

然而，进一步的研究已经示出，除了压力之外，阈值电压仍然 存在一些变化，提出了工作中的另外一些因素。遇到的变化远不是 微不足道的，通常有超过20mV的摆幅。现有技术没有指出这种问 题的任何可能原因，也没有提出任何解决方案。因此，仍需要本发 明者来发现引起这种变化的原因并且设计解决方案，下面阐述所有 这些内容。

发明内容

本发明的一个方面是一种用于抑制集成电路中的阈值电压的 变化的方法。该方法开始于识别与布局中的晶体管关联的复合表面。 处理这样的复合表面以影响与这样的表面邻近的空隙原子的复合， 由此最小化阵列中的晶体管的阈值电压的变化。

附图说明

图1a说明了根据本发明构建的单个晶体管的一个实施例。

图1b说明了根据本发明构建的晶体管阵列的一个实施例。

图2是阈值电压和漏电流作为沟道到STI界面的距离(对于隔 离的晶体管)或者沟道到下一个晶体管的距离(对于成套晶体管) 的函数的绘图。

图3描述为了修复栅格损坏在退火期间填隙离子的复合。

图4描述图3示出的复合过程，其具有添加的根据本发明的增 强区域和抑制区域。

图5示出了通过本发明获得的结果，其反映在每个晶体管处的 离子浓缩图样中，其中空隙复合率在沟道/栅极氧化物界面上为高而 在硅/STI界面上为低。

图6是根据本发明的方法的处理流程图。

具体实施方式

下面参考附图进行详细描述。被描述的优选实施例是为了说明 本发明，而不是限制本发明的范围，本发明的范围由权利要求书来 限制。本领域技术人员将认识下面描述的各种等价变形。

通过首先考虑图1a中示出的说明性的MOS晶体管10可以最 佳地理解本发明，图1a示出了平面图(上部)和沿线A-A的截面图 (底部)。其中，扩散区12包括在扩散区中形成的源区16和漏区 18，在这些区域之间具有被栅极14所覆盖的的间隙。在栅极下面的 区域是沟道20。隔离物22位于栅极的每一侧(在平面图中未示出)。 应该理解，与这些部件和作为整体的MOS器件有关的材料和制造技 术在现有技术中是公知的，并且因此不在此处进行任何详细描述。 预期阵列将被形成在局部耗散绝缘体上硅(PDSOI MOSFET)衬底 中，但是本发明申请中的教导还可应用于块配置中。注意，附图描 绘了块MOSFET器件。此外，现有技术中众所周知MOSFET沟道被 掺杂以调节决定该MOSFET何时导通和截止的阈值电压。在典型的 MOSFET器件中利用的沟道杂质包括诸如硼之类的核素。图1a中所 描绘的实施例已经被这样修改，一般应用中使用离子注入技术。所 得的扩散区的晶体栅格中的B原子浓度由浓度曲线表示，其描述了 内部的高浓度域和外部的最小浓度的图样。如通常已知的，掺杂浓 度从靠近沟道表面(通常向外进入沟道)的高浓度域23向选择的最 小浓度级24逐渐降低。浓度等级线23和24是沟道内的等掺杂浓度 线，从最大浓度区域的规则光滑曲线开始下降，并且下降到最小浓 度曲线24的不规则形状。尽管没有示出，本发明的技术人员应该理 解从线23到线24浓度从最大下降到最小。下面讨论的晶体管阵列 利用了许多如此处阐述地那样构建的单个晶体管。为了下面讨论更 有针对性和清楚，此处省略了相关的细节。