[发明专利]CMOS兼容非易失性存储器单元结构、操作和阵列配置

说明书

技术领域

本发明涉及非易失性存储器(NVM)，并且更具体地，涉及基于CMOS逻辑的非易 失性存储器(NVM)，所述非易失性存储器直接以CMOS逻辑工艺制成而无需任何额外 的掩模或工艺步骤。

背景技术

NVM现在被广泛地用于各种应用，因为它可以储存信息而无需持续地施加电能，并 且通过施加适当的电压，它可以被编程或者重新编程(擦除)。这样的存储器可以为诸如 处理器的逻辑器件提供基本的操作系统或微码。CMOS器件中的一种NVM——嵌入式 NVM允许生产商所生产的单个芯片针对各种应用被配置，和/或允许单个器件针对不同应 用被用户配置。嵌入式NVM的编程通常是通过从外部源(例如计算机)下载代码来进行 的。

然而，很多NVM工艺要求多层多晶硅，而很多常规的CMOS工艺仅要求单层多晶硅。 为了将这种NVM嵌入到CMOS器件中，要求一些额外的处理步骤。这些额外的处理步骤 导致增加的处理时间、较高的制造成本、增加的缺陷可能性，并且从而导致较低的产率。 为了解决该问题，在一些电路设计中包括管芯(die)上的修复电路区来补偿降低的器件产 率。但是这些修复电路耗费宝贵的管芯面积，进一步增加制造成本。

例如，常规的2-晶体管EEPROM通常在位线或字线上需要高电压(>15伏)来进行 擦除和编程操作。此外，常规的EEPROM单元结构造成制造困难。结果，常规EEPROM 的制造成本较高，单元尺寸较大，并且阵列密度被限于低密度器件。另外，常规EEPROM 单元的复杂拓扑还导致排列整齐和扩展上的困难。

在另一种EEPROM——叠栅闪存EEPROM中，每个单元通常包括MOS晶体管结构， 所述MOS晶体管结构具有源极、漏极和在衬底(substrate)或P阱中的沟道，以及覆盖 在所述沟道上的叠栅结构。所述叠栅可以进一步包括形成在P阱表面上的薄的栅极电介质 层(有时被称为隧穿氧化物)。所述叠栅还包括覆盖在所述隧穿氧化物上的多晶硅浮栅和 覆盖所述浮栅的多晶硅层间电介质层。不幸的是，该薄的隧穿(或浮栅)氧化物可能易于 影响晶片产率，并且造成关于制造过程中可靠性的问题。

再另一种闪存存储器——分栅闪存，期望以较低的编程电压(约12V)通过载流子注 入来实现高效编程。注入效率是通过向第一栅极施加相对大的电势而向第二栅极施加相对 小的电势来以合乎期望地低的编程电流实现的。然而，典型的分栅器件的设计对单元密度 (在限定面积中可以储存的信息量)有着不利影响，因为第一和第二栅极均占用珍贵的晶 片面积。

提出了其他的NVM单元结构。美国专利5,892,709公开了单级栅极的非易失性存储 器件，其制作简单而低廉。此外，对单级栅极NVM的访问是高效且可靠的。然而，针对 编程和擦除操作所施加的电压绝对是太高了。

美国专利6,631,087公开了单层多晶硅EEPROM存储器件，该存储器件以相对低的擦 除和编程电压和电流工作。此外，单层多晶硅EEPROM在编程、读取和擦除操作期间不 受各种扰动的影响。对编程存储器单元的操作，施加5V的偏置电压，而对擦除操作，施 加约-5V的偏置电压。然而，+5V到-5V的偏置电压范围还是太大，并且如本领域技术人 员所知，所施加的负电压会对其在很多方面的应用产生负面影响。

为了克服上述的这些问题，存在对这样的NVM的需求，所述NVM与CMOS工艺兼 容，使用较低电压进行工作，并且在编程、读取或擦除操作中更可靠。

发明内容

本发明教导了各种基于CMOS逻辑的非易失性存储器(NVM)，并且本公开在这里 描述了所提出的基于CMOS逻辑的NVM的单元结构、操作和阵列配置。该NVM阵列适 于嵌入式非易失性存储器应用。

根据本发明的一个方面，提供了一种非易失性存储器单元，所述存储器单元包括编程 晶体管，所述编程晶体管具有作为第一编程端子的编程晶体管源极；选择晶体管，所述选 择晶体管具有作为选择端子的选择晶体管栅极和作为第二编程端子的选择晶体管漏极；以 及擦除晶体管，所述擦除晶体管具有连接作为擦除端子的擦除晶体管源极和擦除晶体管漏 极，其中所述擦除晶体管与所述编程晶体管共享浮栅，并且所述编程晶体管漏极被连接到 选择晶体管源极。