[发明专利]CMOS兼容非易失性存储器单元结构、操作和阵列配置

权利要求书

1.一种非易失性存储器单元，包括：

编程晶体管，所述编程晶体管具有作为第一编程端子的编程晶体管源极；

选择晶体管，所述选择晶体管具有作为选择端子的选择晶体管栅极和作为第二编程端 子的选择晶体管漏极；以及

擦除晶体管，所述擦除晶体管具有连接作为擦除端子的擦除晶体管源极和擦除晶体管 漏极，

其中所述擦除晶体管与所述编程晶体管共享浮栅，并且所述编程晶体管漏极被连接到 选择晶体管源极。

2.如权利要求1所述的非易失性存储器单元，其中所述编程晶体管和所述选择晶体 管驻留在同一阱中。

3.如权利要求1所述的非易失性存储器单元，其中所述编程晶体管和所述选择晶体 管驻留在同一N阱中，而所述擦除晶体管驻留在单独的N阱中。

4.如权利要求1所述的非易失性存储器单元，其中所述编程晶体管和所述选择晶体 管是PMOS晶体管。

5.如权利要求1所述的非易失性存储器单元，其中所述擦除晶体管是驻留在P型衬 底中的NMOSFET。

6.如权利要求3所述的非易失性存储器单元，其中所述擦除晶体管是P型掺杂的 PMOSFET。

7.如权利要求3所述的非易失性存储器单元，其中所述擦除晶体管是N型掺杂的 PMOSFET。

8.如权利要求1所述的非易失性存储器单元，其中所述擦除晶体管比所述编程晶体 管小得多。

9.一种非易失性储存器件，包括：

多个单元，每个单元包括：

编程晶体管，所述编程晶体管具有作为第一编程端子的编程晶体管源极；

选择晶体管，所述选择晶体管具有作为选择端子的选择晶体管栅极和作为第二编 程端子的选择晶体管漏极；以及

擦除晶体管，所述擦除晶体管具有连接作为擦除端子的擦除晶体管源极和擦除晶 体管漏极，

其中，所述擦除晶体管与所述编程晶体管共享浮栅，并且所述编程晶体管漏极被 连接到所述选择晶体管的选择晶体管源极。

10.如权利要求9所述的非易失性储存器件，其中所述多个单元设置为使得成列的所 述单元的所述第二编程端子被连接作为位线，而成行的所述单元的所述第一编程端子被连 接作为字线，所述多个单元的所述选择端子被连接作为选择线，并且所述多个单元的所述 擦除端子被连接作为擦除线。

11.如权利要求9所述的非易失性储存器件，其中所述编程晶体管和所述选择晶体管 驻留在同一阱中。

12.如权利要求9所述的非易失性储存器件，其中所述编程晶体管和所述选择晶体管 驻留在同一N阱中，而所述擦除晶体管驻留在单独的N阱中。

13.如权利要求9所述的非易失性储存器件，其中所述编程晶体管和所述选择晶体管 是PMOS晶体管。

14.如权利要求11所述的非易失性储存器件，其中所述擦除晶体管是NMOSFET并 且驻留在P型衬底中。

15.如权利要求12所述的非易失性储存器件，其中所述擦除晶体管是P型掺杂的 PMOSFET。

16.如权利要求12所述的非易失性储存器件，其中所述擦除晶体管是N型掺杂 PMOSFET。

17.如权利要求9所述的非易失性储存器件，其中所述擦除晶体管比所述编程晶体管 小得多。

18.如权利要求10所述的非易失性储存器件，还包括编程机制，其中所述编程机制 通过在所述字线上施加第一电压并且将所述选择线和所述位线接地来起作用，其中所述第 一电压基本上不高于5V。

19.如权利要求10所述的非易失性储存器件，还包括编程机制，其中所述编程机制 通过在字线上施加第一电压，浮接所述选择线，以及将所述位线接地来起作用，其中所述 第一电压基本上不高于7V。