[发明专利]插座以及使用该插座的测试设备和方法

说明书

技术领域

本发明涉及一种测试设备和方法，更具体地，涉及一种用于测试半导体 器件封装的电学特性的设备和方法。

背景技术

在半导体工业中，封装技术得到了发展以增加小尺寸集成半导体芯片的 封装和安装中的可靠性。例如，对于小型化的需求加速了小型封装的开发， 该小型封装具有接近集成半导体芯片尺寸的尺寸，且对于可靠的安装技术的 需求极大刺激了用于有效地封装半导体芯片和改善封装的半导体芯片的机 械和电学特性的封装技术的开发。

此外，各种技术被开发以提供高容量(high-capacity)半导体产品，以 及满足对小尺寸、高性能的电气/电子产品的需求。例如，高容量半导体产品 可以使用高度集成的存储芯片(即，高容量存储芯片)制造。高度集成存储 芯片可以通过将大量的单元(cell)集成到存储芯片的给定区域而制造。

然而，开发高度集成存储芯片很难且非常耗时。例如必须开发用于高度 集成存储芯片的精细图案成形技术(fine pattern forming technology)。然而， 开发精细图案成形技术很难且非常耗时。因而，开发了堆叠技术(stacking technology)作为提供高容量半导体产品的另一种方法。根据堆叠技术，至 少两个半导体芯片或半导体器件封装被垂直地堆叠以用于提供高容量半导 体产品。例如，128-M存储芯片可以通过堆叠两个64-M存储芯片而制造， 而256-M存储芯片可以通过堆叠两128-M存储芯片而制造。除了增加存储 容量，通过使用堆叠技术，半导体器件封装可以更密集和有效地安装。

通常，堆叠型(有时称为“多芯片”)半导体器件封装包括第一半导体 器件封装和第二半导体器件封装。诸如球栅阵列(BGA)这样的连接端子设置 在第一半导体器件封装的底部表面上用于将第一半导体器件封装电连接到 外部电路，如形成在系统基板上的电路，且诸如焊盘(pad)之类的连接端 子设置在第一半导体器件封装的顶部表面上，用于将第一半导体器件封装电 连接到第二半导体器件封装。此外，诸如焊盘这样的连接端子设置在第二半 导体器件封装的底部表面上，用于将第二半导体器件封装电连接到第一半导 体器件封装。焊球可以设置在第一和第二半导体器件封装的连接端子之间， 用于电连接第一和第二半导体器件封装。

第一半导体器件封装的电学特性，譬如连接端子的电连接状态，可以如 下所述地测试。首先，使用测试设备对设置在第一半导体器件封装的底部表 面上的连接端子的电学特性进行测试。然后，如果可以确定第一半导体器件 封装的底部表面上的连接端子的电学特性，那么测试第一半导体器件封装的 顶部表面上的连接端子的电学特性。具体地说，在使用焊球将第二半导体器 件封装连接到第一半导体器件封装之后，通过经由第一半导体器件封装的顶 部表面上的连接端子向第二半导体器件封装施加信号并使用所施加的信号 评价第二半导体器件封装的操作状态，测试第一半导体器件封装的顶部表面 上的连接端子的电学特性。

然而，上述方法需要耗费大量的时间来测试第一半导体器件封装的顶部 和底部表面上的所有连接端子。

此外，即使第二半导体器件封装没有缺陷，如果确定第一半导体器件封 装是不合格的，即有缺陷的，则第二半导体器件封装也会被报废。

发明内容

根据本发明，提供了一种设备和方法，用于有效地测试半导体器件封装 的电学特性，譬如在顶部和底部表面上包括连接端子的半导体器件封装的电 连接状态。

根据本发明，还提供了一种设备和方法，用于快速地测试半导体封装的 电学特性，譬如在顶部和底部表面上包括连接端子的半导体器件封装的电连 接状态。

根据本发明，还提供了一种用于测试多芯片半导体器件封装的电连接状 态的设备和方法，其消除了依照下半导体器件封装的测试结果报废无缺陷的 上半导体器件封装的可能性。

本发明的其他特征和优点将在随后描述中提出，部分将在描述中变得明 显或可以在本发明的实践中认识到。