[发明专利]一种数据处理设备中的数据传输方法和一种数据处理设备

说明书

技术领域

本发明涉及数据通信技术领域，尤指一种数据处理设备中的数据传输方法和一种数据处理设备。

背景技术

当前，多媒体技术得到了广泛的应用和推广，而随着人们鉴赏能力的提高，对多媒体产品的音视频质量要求更是愈趋严格，高清晰、高保真和短延时成了人们评价多媒体终端的必要标准。而保证高清晰、高保真和短延时最重要的一点是在音视频码流的处理和传输过程的实时性和高效性。

图1是现有技术中的多媒体码流处理设备的组成结构框图。如图1所示，该多媒体终端包括一个中央处理器(CPU)和多个从处理器，从处理器可以是数字信号处理器(DSP)或者其他的数据处理芯片，图1中以DSP为例进行说明。CPU和各DSP之间通过外设部件互连标准(PCI，PeripheralComponent Interconnect)总线进行通信。

在图1中，采用DSP读写双缓冲区结构，即在每个DSP侧都将内存空间划分为上行码流缓冲区和下行码流缓冲区，CPU侧的内存空间也划分为上行码流缓冲区和下行码流缓冲区，这里上行码流是指从DSP到CPU的码流，而下行码流是指CPU到DSP的码流。参见图1，下行码流的传输过程为：CPU将已经解包或者从其他单板接收到的数据写入到DSP的下行码流缓冲区(码流4)，然后DSP从自身的下行码流缓冲区读入数据(码流2)；上行码流的传输过程为：DSP将处理好的数据写入自身的上行码流缓冲区(码流1)，然后由CPU以轮询的机制从各DSP的上行码流缓冲区中读出数据到本地的上行码流缓冲区(码流3)。

图1所示的技术方案中，上行码流和下行码流的读写控制完全由CPU来完成，这种方式的好处是完全由CPU实现对PCI总线的管理，实现方便。因此图1所示的技术方案得到了广泛的应用，但是随着高清视频的面世以及单片DSP处理能力的提高，系统中需要传输的数据量成倍的增长，则图1中所示的码流传输方案的弊端也显现了出来：

1、上行码流首先由DSP写入到本地的上行码流缓冲区中，然后由CPU从DSP的本地上行码流缓冲区中读取数据并写入CPU的本地上行码流缓冲区中，即上行码流的传输经过了两次写入操作，效率很低。

2、CPU侧读PCI数据的效率很低，在DSP的数量较多的情况下，CPU将“寡不敌众”，不堪重负，最终CPU侧的性能大幅度降低。

可以预见，具有图1所示结构的处理除多媒体码流以外的其他数据的数据处理设备，同样有上述缺点。

综上所述，现有的由一个CPU和多个从处理器构成的数据处理设备中的数据传输效率低，且CPU的负荷重。

发明内容

本发明提供了一种数据处理设备中的数据传输方法，方法能够提高从从处理器到CPU的上行数据传输效率，降低CPU的负荷。

本发明还提供了一种数据处理设备，该设备能够提高从从处理器到CPU的上行数据传输效率，降低CPU的负荷。

为达到上述目的，本发明的技术方案具体是这样实现的：

本发明公开了一种数据处理设备中的数据传输方法，该数据处理设备包括一个中央处理器CPU和两个以上的从处理器，CPU通过外设部件互连标准PCI总线与各从处理器通信，在CPU一侧设置上行码流缓冲区，在各从处理器一侧只设置下行码流缓冲区；CPU向各从处理器发送下行数据；

每个从处理器将处理完的数据通过所述PCI总线写入CPU侧的上行码流缓冲区中，具体包括以下步骤：从处理器向PCI总线上发送写入地址和所述处理完的数据；CPU侧的地址映射寄存器将所述写入地址映射成所述上行码流缓冲区中的地址；CPU侧的写入控制模块将所述处理完的数据写入所述映射后的上行码流缓冲区地址中；

统计PCI总线的“FRAME”信号在单位时间内的有效时间以监测所述PCI总线的总负载率，当所述总负载率超过预设值时向CPU上报中断，CPU停止向所述各从处理器发送数据；或者，统计从处理器的“IRDY”信号在单位时间内的有效时间以监测所述各从处理器的PCI总线占用率，CPU获取所述监测到的各从处理器的PCI总线占用率，并根据所述各从处理器的PCI总线占用率，控制各从处理器向CPU侧的上行码流缓冲区的写入。

本发明还公开了一种数据处理设备，该设备包括：一个中央处理器CPU、两个以上的从处理器、从处理器侧的下行码流缓冲区、CPU侧的上行码流缓冲单元、CPU侧的地址映射寄存器和CPU侧的写入控制模块，CPU通过外设部件互连标准PCI总线与各从处理器通信，其特征在于，