[发明专利]时钟数据恢复器的频率检测电路与方法

说明书

技术领域

本发明是有关于一种时钟数据恢复器(clock data recovery circuit)，且特别是有关于一种时钟数据恢复器的频率检测电路与方法。

背景技术

在高速串列数据的接收端，为了正确取得数据，必须有一个时钟信号做为取样(sample)数据的依据，这个时钟信号的频率与相位必须锁定接收到的数据信号。传统的接收端是利用时钟数据恢复器以提供这样的时钟信号。

图1为传统时钟数据恢复器100的示意图。其中，电压控制振荡器(VCO：voltage control oscillator)103提供时钟信号CLK。相位检测器101根据时钟信号CLK取样数据信号DS，并根据取样值提供指示信号IS。电荷泵(charge pump)102则根据指示信号IS的状态操纵电压控制振荡器103以调整时钟信号CLK的频率。

相位检测器101的运作如图2A至2C所示。图2A之中，DS[0]至DS[3]表示数据信号DS传递的四笔数据，每两笔数据之间都有一次状态改变。相位检测器101根据时钟信号CLK对数据信号DS连续取样，然后根据连续取样值之间的比较结果提供指示信号IS。以图2A的范例，若取样值201等于取样值202，表示两个取样值皆为DS[1]，此时相位检测器101会使指示信号IS呈现降频状态，表示时钟信号CLK的频率过高，必须降低。若取样值202等于取样值203，表示两个取样值皆为DS[2]，此时相位检测器101会使指示信号IS呈现升频状态，表示时钟信号CLK的频率过低，必须升高。

图2B绘示数据信号DS的状态改变时间、指示信号IS的状态、以及取样时间202的关系。若时钟信号CLK太慢，取样时间202会向右移动，指示信号IS会呈现升频状态，促使时钟信号CLK加快，进而使取样时间202左移。反之，若时钟信号CLK太快，取样时间202会向左移动，指示信号IS会呈现降频状态，促使时钟信号CLK减慢，进而使取样时间202右移。如此可使取样时间202保持在数据信号DS改变状态时，也就是前后两笔数据的交接处，使时钟信号CLK具有正确的相位。图2C为图2B的另一种表达方式。

时钟数据恢复器100可以追踪数据信号DS的相位，如果数据信号DS和时钟信号CLK的频率有微小差距也可以追踪，但是频率差距较大时就无能为力，其原因可参照图2B或图2C。传统时钟数据恢复器为了避免抖动(jitter)，对时钟信号的调整幅度都很小，无法追踪频率差距较大的数据信号频率。

为了解决不能追踪频率的问题，有人提出采用双回路设计的时钟数据恢复器，又称为四象限频率判断器(quadricorrelator)，例如图3的时钟数据恢复器300。其中包括相位检测器301以及电荷泵302的回路检测相位，包括频率检测器305以及电荷泵306的回路检测频率。电压控制振荡器303提供两个时钟信号I_CLK以及Q_CLK，这两个时钟信号的频率相同，Q_CLK的相位落后I_CLKπ/2。相位检测器301的作用和相位检测器101相同，简单地说，就是如图4A所示，根据时钟信号I_CLK取样数据信号DS，然后根据连续取样值之间的比较结果提供相位指示信号PIS。电荷泵302根据相位指示信号PIS的状态对电压控制振荡器303发出控制信号。频率检测器305的作用类似相位检测器301。如图4A所示，频率检测器305根据时钟信号Q_CLK取样数据信号DS，然后根据连续取样值之间的比较结果提供频率指示信号FIS。电荷泵306根据频率指示信号FIS的状态对电压控制振荡器303发出控制信号。加法器304将电荷泵302以及306的控制信号相加，输出最终的控制信号至电压控制振荡器303，以调整时钟信号I_CLK以及Q_CLK的频率。

图4B绘示两个时钟信号的取样时间，以及两个指示信号的状态之间的关系。如果时钟信号I_CLK和Q_CLK的频率太快，相位指示信号PIS会比频率指示信号FIS先改变状态，如图4C所示。反之，如果时钟信号I_CLK和Q_CLK的频率太慢，频率指示信号FIS会比相位指示信号PIS先改变状态，如图4D所示。如果用两个指示信号的状态组合将一个圆圈分为四个象限，可得到如图4E的图形，若时钟信号I_CLK和Q_CLK的频率太快会沿逆时针方向移动，若时钟信号I_CLK和Q_CLK的频率太慢则会沿顺时针方向移动。这四个象限使时钟数据恢复器300不仅能追踪数据信号DS的相位，也能追踪数据信号DS的频率。