[发明专利]可配置的时间借用触发器

权利要求书

1.一种可编程逻辑器件集成电路，包括：

执行定制逻辑功能的多个逻辑元件；和

可配置的时间借用触发器，其具有一个触发器数据输入、一个触发器数据输出和一个接收时钟信号的触发器时钟输入，其中所述可配置的时间借用触发器包括：

第一锁存器，其具有连接到所述触发器数据输入的一个数据输入，并具有一个数据输出和一个时钟输入；

第二锁存器，其具有连接到所述第一锁存器的所述数据输出的一个数据输入、连接到所述触发器数据输出的一个数据输出和连接到所述触发器时钟输入的一个时钟输入；以及

一个可配置的延迟电路，其具有连接到所述触发器时钟输入的一个输入，并具有连接到所述第一锁存器的所述时钟输入的一个输出，在所述第一锁存器的所述时钟输入处所述可配置的延迟电路提供可调节的所述时钟信号的延迟形式。

2.根据权利要求1所述的可编程逻辑器件集成电路，其中所述可配置的延迟电路包括可编程的多路复用器。

3.根据权利要求1所述的可编程逻辑器件集成电路，其中所述可配置的延迟电路包括一个可编程的多路复用器，该多路复用器具有一反相输出，该反相输出连接到所述第一锁存器的所述时钟输入。

4.根据权利要求1所述的可编程逻辑器件集成电路，其中所述可配置的延迟电路包括至少一个加载有配置数据的可编程存储元件。

5.根据权利要求1所述的可编程逻辑器件集成电路，其中所述可配置的延迟电路包括：

多个可编程存储元件，每个可编程存储元件根据加载的配置数据生成一个静态输出信号；和

由所述静态输出信号控制以便为所述时钟信号的所述延迟形式提供可调节延迟量的电路。

6.根据权利要求1所述的可编程逻辑器件集成电路，其中所述可配置的延迟电路包括：

多个可编程存储元件，每个可编程存储元件根据加载的配置数据生成一个静态输出信号；

延迟元件，其具有一个输入和多个输出，所述输入连接到所述触发器时钟输入，并接收所述时钟信号，每个输出提供已被延迟不同量的所接收时钟信号的延迟形式；和

一个多路复用器，其具有多个输入，每个输入接收所述时钟信号的相应一个延迟形式，并且其具有至少一个控制输入，在该控制输入处来自所述可编程存储元件的所述静态输出信号被接收以调节哪个延迟形式的时钟信号由所述多路复用器提供给所述第一锁存器的所述时钟输入。

7.根据权利要求1所述的可编程逻辑器件集成电路，其中所述可配置的延迟电路包括：

多个可编程存储元件，每个可编程存储元件根据加载的配置数据生成一个静态输出信号；

一个延迟元件，其具有一个输入，该输入连接到所述触发器时钟输入并接收所述时钟信号；并且其具有至少三个输出，每个输出提供已被延迟不同量的一个延迟形式的所接收时钟信号；和

一个多路复用器，其具有至少三个输入，每个输入接收所述时钟信号的相应一个延迟形式；并且其具有控制输入，在这些控制输入处，来自所述可编程存储元件的所述静态输出信号被接收以调节哪个延迟形式的时钟信号由所述多路复用器提供给所述第一锁存器的所述时钟输入。

8.根据权利要求1所述的可编程逻辑器件集成电路，其中所述可配置的延迟电路包括：

多个可编程存储元件，每个可编程存储元件根据加载的配置数据生成一个静态输出信号；

一个延迟元件，其具有一个输入，该输入连接到所述触发器时钟输入并接收所述时钟信号；并且其具有多个输出，每个输出提供已被延迟不同量的一个延迟形式的所接收时钟信号；和

一个多路复用器，其具有多个输入，每个输入接收所述时钟信号的相应一个延迟形式；并且其具有一个反相输出，该输出连接到所述第一锁存器的所述时钟输入；并且其还具有控制输入，在这些控制输入处来自所述可编程存储元件的所述静态输出信号被接收以调节哪个延迟形式的时钟信号由所述多路复用器提供给具有所述反相输出的所述第一锁存器的所述时钟输入。