[发明专利]电压控制振荡电路

说明书

本申请根据2007年2月20日在日本申请的特愿2007-39025号要求优先权，其内容在本申请中援引。

技术领域

本发明涉及到一种在半导体集成电路中可通过控制电压改变振荡频率的电压控制振荡电路。

背景技术

一直以来，作为生成数字波形的电路，普遍使用电压控制振荡电路(以下称为VCO)。

尤其是作为同步型LSI的内部时钟生成用的PLL(Phase LockedLoop，锁相环路)，广泛使用应用了图8A及8B所示的差动延迟元件的图9结构的VCO(例如参照William J.Dally、John W.Poulton著、黑田忠广翻译的“デジタルシステム工学 基礎編”，丸善，2003年3月30日发行，第747页)。

在上述差动延迟元件中，输入了偏压信号NBIAS的N沟道型MOS晶体管N100作为流入恒定电流I的电源使用。并且，在该差动延迟元件中，输入了偏压信号PBIAS的P沟道型MOS晶体管P100和P101、及与该MOS晶体管P100和P101二极管连接的P沟道型MOS晶体管P102和P103并联连接。该并联电路形成电阻值R的电阻。

上述图9所示的VCO以使差动节点(振荡波形的最大值及最小值中的折返点)之间为振幅R1(＝VDD-Vlow，VDD是输出波形中的最大电压、即电源电压，Vlow是输出波形中的最小电压)进行动作。

调整上述偏压信号NBIAS及PBIAS，主要通过控制电流值I变更差动延迟元件的传送时间(即延迟时间)，改变VCO的振荡频率。

如图10所示的动作波形，从各差动延迟元件101～108输出的信号CT1～CT8及CB1～CB8在下一级的差动延迟元件中依次延迟的同时被传送，从而可在频率稳定的锁定状态下，对信号CT8生成具有信号CT4为90°、信号CB8为180°、信号CB4为270°的相位差的多相时钟信号。

并且，相邻的差动延迟元件之间的输出的相位差是22.5°(360°/16)，通过内插该相位差，可以容易地生成使与PLL的基准时钟不同的信号同步的多相时钟。

但是，上述VCO因以下原因可能出现各差动延迟元件之间的相位差偏离设计值的误振荡状态。

即，图8A及图8B所示的各差动延迟元件(图9的101～108)与相邻的其他差动延迟元件的相位差较小，因此除了较弱的反馈外，不会对输出端子的OUTP及OUTM的电压反馈。

因此，如图11所示，在串联连接形成VCO的差动延迟元件(101～108)中，偶数的CTi、CBi(i＝2，4，6，8)的信号波形全部为同一相位，奇数的CTj、CBj(j＝1，3，5，7)的信号波形全部与偶数的CTi、CBi的信号波形反相，存在这种亚稳状态(第1问题点)。

上述现象尤其在为了将VCO的动作频率控制得较低而降低偏压信号、降低差动延迟元件的增益时易于发生。在该误振荡状态下，VCO无法生成并输出作为设计值所需的多相时钟。即，相邻的差动延迟元件的相位逐个偏离180°，成为无法满足正常时相邻的差动延迟元件之间的相位差22.5°的状态。

并且，VCO有可能变为图12所示的亚稳振荡状态，该误振荡状态是CTi(i是偶数)和CBi全部变为“L”电平的低压电平Vlow、CTj(j是奇数)和CBj全部变为“H”电平(VDD)的高压电平Vlow的状态(第2问题点)。

这种情况下，和图11时一样，无法生成所需的多相时钟，不易于从亚稳状态脱离，难于恢复到正常的振荡状态。

发明内容

本发明鉴于以上情况而产生，其目的在于提供一种可检测出动作变为误振荡状态或亚稳状态、并可以脱离误振荡状态或亚稳状态而成为正常振荡状态的VCO。