[发明专利]一种任意容量异步先入先出存储器的地址控制方法

说明书

技术领域

本发明属于芯片设计领域，尤其涉及一种任意容量异步先入先出存储器的 地址控制方法。

背景技术

异步先入先出存储器(Asynchronous FIFO Memory，异步FIFO存储器)是 片上系统(System On Chips，SOC)中经常应用的模块之一，其区别于同步先 入先出存储器(Synchronous FIFO Memory，同步FIFO存储器)之处在于外围设 备对存储器的读/写操作受不同的读/写时钟控制。在设计异步FIFO存储器时， 通常先由设计者利用专业工具自动生成存储器内核，然后在外围添加测试接口、 写控制逻辑、读控制逻辑、扩展逻辑、复位逻辑、并/串转换逻辑、异步地址传 输逻辑以及标志产生逻辑等一些控制逻辑模块，以此完善整个存储器的功能并 使之按照我们的意愿正常工作。图1是一个典型的异步FIFO存储器的结构示意 图。

现有技术的设计者都会选择生成一个特殊容量的存储器内核，例如：2的n 次方(64、128、256、512、1024等等)，这种设计的优点是地址控制方法比较 简单。以内核容量为1024的异步FIFO存储器为例，内核的地址线宽度为10，可 以设计一个11位宽度的地址总线，把该地址总线的低10位连接到内核上对应的 地址线，地址总线的第11位作为读写操作相位标志，图2是异步FIFO存储器外 部地址组成及作用示意图。外部地址的产生是这样的：每当读/写端产生一个有 效的写/读信号时，11位的地址就加1。例如，当写地址从0增加到1023时，外部 地址跳变为0_1111_1111_11，由于低10位才是真正的内核地址，因此内核地址 实际上达到了最大值，已经完全写满。此时若继续执行写操作，则外部地址变 为1_0000_0000_00，内核地址变成0，即，新写入的数据覆盖了异步FIFO存储 器第一个地址的原来的数据，而外部地址的最高位变成了1。因此，只要简单观 察外部地址，就可以判断此时内核地址的绝对位置(低10位)，以及内核地址 的相位(0表示奇数遍读写，1表示偶数遍读写)。根据上述原理，在同时考虑 读/写两端的情况时，通常会约束读地址不能超越写地址，写地址也不能超越读 地址，因为这两种情况都会发生错误的读写。鉴于此，通常的做法是设计产生 一些标志信号用来制约读写操作以使其合法化。

然而，现有技术的这种地址控制方法存在明显的缺陷，即，如果存储器内 核容量需要设计成不是2的n次方，比如1022，则当地址递增到1021时，外部地 址是：0_1111_1111_01，那么再次写入一个数据时，地址变成0_1111_1111_10， 低10位绝对地址(内核地址)并没有归零，高位也没有反相，显然导致了写操 作错误。因此，现有技术的地址控制方法只适合对特殊容量的异步FIFO存储器 内核，对于非特殊容量的异步FIFO存储器内核，在其地址的尽处的读写操作将 导致一个错误的结果。

发明内容

本发明实施例的目的在于提供一种任意容量异步先入先出存储器的地址控 制方法，旨在解决现有技术不能对非特殊容量的异步先入先出存储器的地址操 作进行有效控制的问题。

本发明实施例是这样实现的，一种任意容量异步先入先出存储器的地址控 制方法，所述方法包括以下步骤：

预置一个与存储器内核容量相等的值作为基准值；

比较存储器内核绝对地址当前值与所述基准值，若二者相等，则在对存储 器执行下一个读/写操作之前，对存储器内核绝对地址当前值清零，并将外部地 址的最高位取反，若存储器内核绝对地址当前值与所述基准值不相等，则存储 器内核绝对地址递增一个地址单位，且外部地址的最高位保持不变。

本发明实施例的另一目的在于提供一种任意容量异步先入先出存储器的地 址控制系统，所述系统至少包括一个读/写地址产生逻辑模块，用于在外部设备 访问所述存储器时控制对存储器地址的操作，其中，所述读/写地址产生逻辑模 块包括：

预置容量寄存单元，用于存储一个与存储器内核容量相等的值作为基准值；

存储器内核绝对地址/预置容量实时比较单元，用于比较存储器内核绝对地 址当前值和所述基准值；