[发明专利]加减法无差异并行计算的CBSA硬件加法器及设计方法

说明书

技术领域

本发明涉及数字处理系统中，同时实现具有超长位的加法和减法的并行设计方法，特别是涉及对加法和减法进行无差异并行计算的硬件加法器及其设计方法。

背景技术

许多数字处理系统中，需要进行具有超长位的加法和减法计算(此处位和比特具有相同含义)。例如，信息安全系统中的公开密钥密码体制，如RSA和ECC算法，其实现涉及到几百位甚至到几千位以上的加法和减法运算。而普通计算机中CPU的基本运算单元只有几十位(如8、16、32位等)，利用它们来处理如此大数的加法或减法将非常慢，显然不能满足应用中的快速响应要求。因此，为了提高系统处理速度，需要设计具有超长位的加法和减法的硬件加法器，利用它来协助完成公开密钥密码体制的高速实现。提高系统处理速度，通常利用硬件部件实现复杂算法的计算。实际中，算法运算最终都转化为反复的加法和减法等基本运算。加法器是计算机的核心部件之一，加法器处理加减法的速度决定着计算机的运算性能。而任何加法器的计算性能，都取决于所它所使用的计算方法。

利用硬件加法器来高速实现超长位的加法计算，常使用比特并行计算技术。目前实现并行加法计算的加法器，特指进位保存加法器(Carry Save Adders)，以下简记为CSA，基本思想是按比特“异或”、“或”以及“与”等简单逻辑并行实现任意多次无符号整数的加法操作。每次CSA运算，都输出两个数据，一个含各位的进位信息C，另一个含各位的异或信息S。因为CSA实现了免链接进位加法，特别适合超长数据的硬件加法器设计。设通常使用的处理器单元为m比特，进行L比特长度的CSA运算，则其速度是使用通常加法处理器的L/m倍以上。

若用标记’’表示按位’异或’操作，’∧’表示按位’与’操作，’∨’表示按位’或’操作。对输入的非负整数X，Y，Z，进行CSA计算CSA(X，Y，Z)＝(C，S)，输出为C和S，满足2C+S＝X+Y+Z，则CSA的计算公式为：

C＝(X∧Y)∨(X∧Z)∨(Y∧Z)，S=X⊕Y⊕Z.]]>

从公式中可见，以上计算中的各运算操作均可以按位(即按比特)并行方式进行，任意比特长度的三个非负整数的CSA加法，可在一拍内完成计算。对于需反复进行许多次加法的操作，可由CSA高效地完成；其缺点是只能用于无符号整数的并行加法，无法对有符号数进行比特并行计算，即无法做减法。

另外，为保证公开密钥密码体制的安全，应设法减少或避免其实现过程的信息泄露(比如，利用运算过程中泄露的时间、能量信息，可分析出密钥)。而计算过程中的比较、进位、借位等操作，常常被攻击者利用来进行时间、能量信息分析使用。公开密钥密码体制实现，涉及到加法和减法运算，不能单纯由CSA来完成。因此，在公开密钥密码体制的现有加速器硬件实现中，为适用减法操作，不可避免的在计算过程中引入了比较、进位、借位等操作，带来了安全方面的不利影响。为此，寻找、设计、实现高度并行的、统一加法和减法操作的、超长位加法器硬件，可以有效避免计算过程的信息泄露，成为人们向往的目标。