[发明专利]加减法无差异并行计算的CBSA硬件加法器及设计方法

权利要求书

1.一种加减法无差异并行计算的CBSA硬件加法器，其特征在于：至少由64位并行的单比特逻辑计算的单元加法器模块组成；其中每位单元加法器模块，包括有如下电路结构：

输入比特分别为的3个无符号数寄存器，

输入比特分别为的3个冗余数寄存器，

分别与3个无符号数寄存器连接、进行逻辑运算、输出信息为的逻辑单元-1，

分别与3个无符号数寄存器连接、进行逻辑运算、输出信息为s0i=x`i⊕y`i⊕z`i]]>的逻辑单元-2，

分别与3个冗余数寄存器连接、进行逻辑运算、输出信息为s1i=x~i⊕y~i⊕z~i]]>的逻辑单元-3，

分别与3个冗余数寄存器连接、进行逻辑运算、输出信息为的逻辑单元-4，

分别与逻辑单元-2和逻辑单元-3连接、将输入的s0_i与s1_i进行(～(s1_i∧(～s0_i)))逻辑运算、输出信息为t_i＝(～(s1_i∧(～s0_i)))的逻辑单元-5，

分别与逻辑单元-1和逻辑单元-5连接、将输入的c0_i与t_i进行逻辑“与”运算、获取信息的逻辑与门-1，

分别与逻辑单元-2和逻辑单元-5连接、将输入的s0_i与t_i进行逻辑“与”运算、获取信息的逻辑与门-2，

分别与逻辑单元-3和逻辑单元-5连接、将输入的s1_i与t_i进行逻辑“与”运算、获取信息的逻辑与门-3，

分别与逻辑单元-4和逻辑单元-5连接、将输入的c1_i与t_i进行逻辑“与”运算、获取信息的逻辑与门-4，

与逻辑与门-1连接的输出比特为的寄存器，

与逻辑与门-2连接的输出比特为的寄存器，

与逻辑与门-3连接的输出比特为的寄存器，

与逻辑与门-4连接的输出比特为的寄存器；

所述为任意二进制整数X＝(±x_n-1...±x₁±x₀)，Y＝(±y_n-1...±y₁±y₀)，Z＝(±z_n-1...±z₁±z₀)的无符号数X`=(x`n-1...x`1x`0),]]>Y`=(y`n-1...y`1y`0),]]>Z`=(z`n-1...z`1z`0)]]>的第i项，其中x`i∈{0,1},]]>y`i∈{0,1},]]>z`i∈{0,1};]]>

所述为任意二进制整数X＝(±x_n-1...±x₁±x₀)，Y＝(±y_n-1...±y₁±y₀)，Z＝(±z_n-1...±z₁±z₀)的冗余数X~=(x~n-1...x~1x~0),]]>Y~=(y~n-1...y~1y~0),]]>Z~=(z~n-1...z~1z~0)]]>的第i项，其中x~i∈{0,1},]]>y~i∈{0,1},]]>z~i∈{0,1};]]>

n为大于64的任意正整数；

所述算符’∧’表示按位逻辑’与’运算，算符’∨’表示按位逻辑’或’运算，算符表示按位逻辑’异或’运算，算符“～”表示按位逻辑’取反’运算。