[发明专利]TFT MONOS或SONOS存储单元结构

说明书

背景技术

本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发 明提供制造具有存储单元的半导体器件的方法。仅仅作为举例，本发明 已经应用于包括ONO电荷捕获层的薄膜晶体管(TFT)存储单元结构， 和制造该单元结构与形成三维阵列的方法。但是应认识到本发明具有更 宽广的应用范围。例如，本发明可以应用于具有作为存储元件的金属或 多晶硅控制栅极和ONO电荷捕获层的器件，如动态随机存取存储器件、 静态随机存取存储器件、快闪存储器件等。

集成电路或″IC″已经从在硅单片上制造的少量互连器件发展到几 百万个器件。目前的IC提供远远超过原来设想的性能和复杂性。为了 实现在复杂性和电路密度(即，能封装到给定芯片面积上的器件数目) 方面的改进，最小器件特征的尺寸(亦称器件几何尺寸)已经随每代IC 变得越来越小。现在制造的半导体器件具有宽度小于1/4微米的特征。

增加电路密度不仅提高IC的复杂性和性能，而且为消费者提供更 低成本的部件。IC制造厂可花费数亿甚至数十亿美元。每个制造厂具 有一定的晶片生产能力，而每个晶片在其上具有一定数目的IC。因此， 通过使IC的单个器件越小，在每个晶片上可以制造的器件就越多，从 而增加制造厂的产量。使器件更小非常具有挑战性，这是因为IC制造 中使用的每项工艺都具有限制。亦即，给定工艺通常仅能处理小至一定 的特征尺寸，然后需要改变工艺或器件布图。

在过去，减小储存器件已经为挑战性任务。举例来说，对于非易失 性存储器件，由于不能减小存储单元尺寸同时不降低每单位面积的存储 量，而阻碍了高密度存储器的发展。过去，已经开发了各种的常规方法 用于具有减小尺寸的存储单元结构。不幸地，这些常规方法往往存在不 足。

从上可知，需要改进的器件设计和处理半导体器件的技术，特别是 三维(3D)存储单元结构。

发明内容

本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发 明提供制造具有存储单元的半导体器件的方法。仅仅作为举例，本发明 已经应用于包括ONO电荷捕获层的薄膜晶体管(TFT)存储单元结构， 和制造该单元结构与形成三维阵列的方法。但是应认识到本发明具有更 宽广的应用范围。例如，本发明可以应用于具有作为存储元件的金属或 多晶硅控制栅极和ONO电荷捕获层的器件，如动态随机存取存储器件、 静态随机存取存储器件、快闪存储器件等。

在一个具体的实施方案中，本发明提供一种制造薄膜晶体管(TFT) 金属氧化物-氮化物-氧化物-半导体(MONOS)或半导体-氧化物-氮化 物-半导体(SONOS)存储单元结构的方法。该方法包括提供衬底、在 衬底上形成第一绝缘层以及在所述第一绝缘层上形成一个或多个源极 或漏极区。所述一个或多个源极或漏极区的每一个与第一表面相连，并 包括N⁺多晶硅层、势垒层和第一导电层。所述N⁺多晶硅层在所述势垒 层上。所述势垒层覆盖在第一导电层上面。第一表面由N⁺多晶硅构成。 另外，该方法包括在所述第一绝缘层上形成第二绝缘层。第二绝缘层与 第一表面基本上共面的第二表面相连。该方法还包括形成覆盖第一表面 和第二表面的P^-多晶硅层。该P^-多晶硅层能够形成从源极区到漏极区的 沟道。此外，所述方法包括形成覆盖P^-多晶硅层的氧化物-氮化物-氧化 物(ONO)层，和形成覆盖所述ONO层的第二导电层。此外，所述方 法包括通过图案化所述第二导电层形成至少一个控制栅极。