[发明专利]错误检测装置和错误校正/错误检测解码装置和方法

说明书

技术领域

本发明涉及错误检测装置和错误校正／错误检测解码装置和方法。 

背景技术

错误检测码在数据通信系统等要求无错误地传送数据的系统、外部存储装置等要求无错误地进行数据的读出的系统中被使用，用于检测传送错误、读出错误。 

图13是应用错误检测的通信系统的结构例。在发送侧1，错误检测编码部1b对信息生成部1a生成的规定位长的数据串施加错误检测编码处理，错误校正编码部1c通过规定的编码方式对输入数据串进行错误校正编码后通过通信路径2向接收侧3发送。在接收侧3，错误校正解码部3a通过错误校正解码处理对输入的编码数据串进行解码，并将解码数据串输入错误检测解码部3b。错误检测解码部3b对解码数据串施加错误检测解码处理，检测错误的有无，如果有错误则向发送侧发出再次请求信号RRQ，如果无错误则信息抽出部3c抽出并输出数据。 

作为错误检测码，例如循环冗余校验(CRC：Cyclic Redundancy Check)码能够对连续的错误进行检测，因此常被利用。CRC是，在发送侧将N位的信息位视为多项式，由生成多项式进行除法运算，将得到的m位的剩余(奇偶校验位)添加于信息位，成为(N+m)位，对能够由生成多项式整除的数据进行编码并发送。在接收侧，由上述生成多项式对接收数据进行除法运算，在剩余为0时的情况下没有错误，在此外的情况下存在错误，进行错误检测。例如，使生成多项式G(x)为16位， 

如果x¹⁶K(x)÷G(x)=Q(x)余R(x) 

则将W(x)=x¹⁶K(x)+R(x)作为CRC代码字。此处，x¹⁶K(x)意味着在N位的数据串K(x)的低次侧添加了16位的“0”而得的数据串。在接收侧，当接收到在该代码字W(x)上添加有错误E(x) 的W’(x)=W(x)+E(x)时，以G(x)对W’(x)进行除法运算，如果其剩余为0则没有错误，如果为0以外则检测为存在错误。具体地说，计算 

W’(x)／G(x) 

检测是否能整除。 

在CRC的编码、解码时，需要进行如上所述的除法运算，该除法运算器能够由硬件构成，因此能够以比较简单的电路构成。以m次的生成多项式 

[数学式1] 

G(x)=x^m+g_m-1x^m-1+ +g₁x+1     (1) 

进行除法运算时的电路结构的一个例子表示于图14(A)。在图中，g_i是0或1的系数，构成为在g_i=1时使线连接，在g_i=0时使线不连接。图14(B)是例如生成多项式G(x)=x¹⁶+x¹²+x⁵+1时的CRC运算装置的除法运算器的例子。该除法运算器包括：16段的移位寄存器SR；设置在0位位置、5位位置、12位位置的输入侧，进行前段的输出数据与反馈数据的异或运算的异或电路(Exclusive OR电路)EOR1～EOR3；和设置于15位位置的输出侧的开关SW。通过在将开关SW切换至反馈侧(A侧)的状态下，将数据串从高次开始一位一位地输入EOR1，能够进行除法运算。 

根据图14(A)的结构，通过将多项式W’(x)的各次数中的系数从次数高的项的系数开始依次从移位寄存器的低次侧输入，商多项式从移位寄存器的高次输出，当输入全部的次数时，在移位寄存器中保存剩余多项式。这样，能够利用移位寄存器和异或由简单的电路构成除法运算器。但是，在图14的除法运算器的结构中电路虽简单，但需要将输入数据从高次的位开始依次输入。因此，在输入不以正规的顺序排列的位列时，例如在由于交错(Interleave)，数据串被改变排列而输入位列时，需要在输入除法运算器之前使用存储器等将数据串的排列变更为正规的顺序。