[发明专利]用于高电压锁存器的泄漏改进

说明书

技术领域

本发明涉及用于向非易失性存储器中写入数据的高电压数据锁存器，且更特定来说涉及用于限制从高电压电源或产生器(例如，芯片上电荷泵电路)汲取的泄漏电流的设备和方法，所述高电压电源或产生器在高电压写入操作模式期间向高电压数据锁存器提供高电压。 

背景技术

锁存器用于存储待写入到非易失性存储器的预选定存储器单元中的数据位。除了当数据位正在写入到存储器单元中时之外，锁存器均正常被供应以低电压电源，例如3伏或3伏以下。在写入操作模式期间，锁存器被供应以7-15伏的高电压，如用于向非易失性存储器单元中写入数据所需。单个非易失性存储器芯片可含有大量(例如，512个或512个以上)高电压锁存器电路。这些锁存器电路通常称为高电压锁存器电路，但仅需要高电压电源以用于写入操作。芯片上高电压电源或产生器(例如，电荷泵电路)提供用于向非易失性存储器单元中写入数据位的高电压。高电压产生器通常具有有限的电流能力，且在某些高电压锁存器中的过量泄漏电流可使产生器的负载加重很多，从而引起高电压电平小于用于向非易失性存储器的存储器单元中适当写入数据位所需的电平。 

图1说明典型的交叉耦合高电压锁存器电路10，其包含第一CMOS反相器电路12和第二CMOS反相器电路14。第一CMOS反相器电路12包含第一上拉PMOS晶体管16，其具有连接到HV节点18的源极和连接到锁存器输入节点A的漏极。第一CMOS反相器电路12还包含第一下拉NMOS晶体管20，其具有连接到锁存器输入节点A的漏极和连接到接地的源极。第一上拉PMOS晶体管16和下拉NMOS晶体管20的栅极连接在一起。请注意，除了当写入操作模式发生时之外，HV节点18均被供应以低电压。 

第二CMOS反相器电路14包含第二上拉PMOS晶体管22，其具有连接到HV节点18的源极和连接到数据存储输出节点B的漏极。第二CMOS反相器电路14还包含第二下拉NMOS晶体管24，其具有连接到数据存储输出端子B的漏极和连接到接地的源极。第二上拉PMOS晶体管22和第二下拉NMOS晶体管24的栅极连接在一起。 

为了以在HV节点18处供应的正常低Vdd电压启用高电压锁存器电路10的操作，第二下拉NMOS晶体管24为低阈值电压Vt的高电压NMOS晶体管，其往往由于其在 高电压下容易穿通的缘故而在高写入电压下具有高泄漏电流。因此，泄漏路径从HV节点18经由具有低阈值电压Vt的泄漏性第二下拉NMOS晶体管24提供到接地。 

重设NMOS晶体管32连接在锁存器输入节点A与接地之间。高重设(HIGH RESET)信号施加于重设(RESET)端子34以接通重设NMOS晶体管32且将锁存器输入节点A拉到接地。 

锁存器输入节点A通过负载输入NMOS晶体管26连接到数据输入(DATA In)端子28。载入(LOAD)信号提供于负载输入NMOS晶体管26的栅极端子30处以将数据输入端子28处的数据位载入到锁存器输入节点A中。 

输出(OUTPUT)端子36提供来自锁存器输入节点A的信号，其经提供以写入到存储器。 

当非易失性芯片不是在高电压写入操作模式中使用时，例如3伏的Vdd逻辑电路电源电压提供到HV节点18以对形成高电压锁存器10的两个反相器12、14供电。当非易大性芯片实际正在高电压写入操作模式中使用时，例如7-15伏的合适的高电压电源提供到HV节点18以对形成高电压锁存器的两个反相器12、14供电。高电压是从高电压产生电路供应，所述高电压产生电路例如为提供于芯片上的电荷泵电路。 

为了以例如3伏或3伏以下的低Vdd逻辑电路电源电压提供锁存器的适当切换操作，NMOS晶体管24是高电压低Vt阈值装置。低Vt阈值装置是需要的，因为由于负载输入NMOS晶体管26上的Vt电压降的缘故而难以将高(HIGH)或“1”电平载入到锁存器，其使得难以将高或“1”电平载入到锁存器输入节点A中。 

当芯片处于高电压写入操作模式(其中HV端子18处于7-15伏)时且当数据存储输出节点B处于高、“1”逻辑电平时，高电压上拉PMOS晶体管22接通且高电压下拉低阈值电压NMOS晶体管24断开。这本质上将来自HV端子18的7-15伏的几乎全部置于低阈值NMOS晶体管24上。如果高电压下拉NMOS晶体管24由于其中穿通路径的存在而为泄漏性的，那么泄漏路径从数据存储输出节点B处的高电压通过泄漏性下拉低阈值NMOS晶体管24到达接地。