[发明专利]具有可变电源的SRAM及其方法

说明书

技术领域

本发明通常涉及存储器，并且更具体地，涉及一种具有可变电源 的静态随机存取(SRAM)存储器及其方法。

背景技术

静态随机存取存储器(SRAM)通常在需要高速度的应用中使用， 诸如数据处理系统中的存储器。每个SRAM单元存储一个比特的数据 并且被实施为交叉耦合的反相器对。SRAM单元仅在两个可能的电压 电平中的一个电压电平下稳定。单元的逻辑状态由两个反相器输出中 为逻辑高的无论哪一个来确定，并且通过向适当的单元输入施加足够 量值和持续时间的电压，可以改变单元的逻辑状态。SRAM单元的稳 定性是重要的问题。SRAM单元必须是稳定的，以抵御可能引起单元 无意地改变逻辑状态的瞬变、过程变化、软错误和电源波动。而且， SRAM单元必须在读操作期间提供良好的稳定性，而不损害写入单元 的速度或能力。

在六晶体管的SRAM单元中，alpha比被定义为PMOS负载晶体 管的宽度除以NMOS存取晶体管的宽度。beta比被定义为NMOS下拉 晶体管的宽度除以NMOS存取晶体管的宽度。alpha和beta比用于描 述SRAM单元抵御诸如电源波动和噪声的因素的影响的稳定性。通常， 增加alpha和beta比提高了单元稳定性。然而，稳定性的提高是以降低 写性能为代价的。随着技术升级以及较低电源电压的使用，同时针对 读和写裕量来最优化SRAM单元变得更加困难。

因此，需要一种具有提高的单元稳定性同时还具有提高的写裕量 的SRAM。

附图说明

图1以框图的形式示出根据本发明的一个实施例的数据处理系 统。

图2以示意图的形式示出图1的存储器阵列的一个实施例。

图3以示意图的形式示出图1的存储器阵列的另一实施例。

具体实施方式

如此处使用的术语“总线”用于指可用于传输一个或多个多种类 型的信息，诸如数据、地址、控制或状态的多个信号或导体。如此处 讨论的导体可以参考单个导体、多个导体、单向导体或双向导体来说 明或描述。然而，不同的实施例可以改变导体的实施方式。例如，可 以使用分立的单向导体，而非双向导体，反之亦然。而且，多个导体 可以由串行传输多个信号或者以时间多路复用方式传输多个信号的单 个导体替代。同样地，承载多个信号的单个导体可以分拆为承载这些 信号的子集的多种不同的导体。因此，存在许多用于传输信号的选择。

通常，本发明以一个形式提供了一种具有良好的单元稳定性同时 还提供良好的写裕量的SRAM存储器阵列。在一个实施例中，在写操 作期间，降低的供电电压被提供给存储器单元的选定列。较低的供电 电压允许更容易地将逻辑状态写入到存储器单元。当存储器阵列未被 写入时，供电电压上升以改善单元稳定性。在另一实施例中，通过与 存储器单元的虚拟列(dummy column)电荷共享，在写操作期间降低 了供电电压。该虚拟列被实施为与正常的存储器阵列的列相似。该虚 拟列可以与许多个存储器阵列的列共享。电荷共享被解码并且仅被应 用于写周期。而且，共享的电荷量通过选择在虚拟列中连接了多少个 虚拟单元而可编程。在另一实施例中，通过使用虚拟行来实施电荷共 享。

图1以框图的形式示出了根据本发明的一个实施例的数据处理系 统10。在一个实施例中，通过使用绝缘体上硅(SOI)制造技术，将数 据处理系统10实施在集成电路上。在其他实施例中，数据处理系统10 可以另一技术来实施，诸如例如，体硅或砷化镓。数据处理系统10包 括中央处理系统(CPU)12、存储器阵列14、行解码器16、列逻辑块 18和总线20。CPU 12可以是能够执行指令的处理器，诸如微处理器、 数字信号处理器等，或者可以是任何其他类型的总线主控，诸如例如， 直接存储器存取(DMA)控制器、调试电路等。而且，处理器12可以 是从设备，诸如例如，任何类型的外围电路，该外围电路驻留在总线 或需要对存储器进行存取的从设备上。