[发明专利]减少读取期间的编程干扰的影响

说明书

技术领域

本发明涉及一种非易失性存储器。 

背景技术

半导体存储器装置已变得较普遍地用于各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝式电话、数字相机、个人数字助理、移动计算装置、非移动计算装置及其它装置中。在最普遍的非易失性半导体存储器当中有电可擦除可编程只读存储器(EEPROM)及快闪存储器。 

许多类型的EEPROM及快闪存储器利用定位于半导体衬底中的沟道区域上方且与所述沟道区域绝缘的浮动栅极。所述浮动栅极定位于源极区与漏极区之间。控制栅极提供于浮动栅极之上且与浮动栅极绝缘。晶体管的阈值电压由保留在浮动栅极上的电荷量控制。即，在接通晶体管以允许在其源极与漏极之间传导之前必须向控制栅极施加的电压的最小量由浮动栅极上的电荷电平来控制。 

快闪存储器系统的一个实例使用NAND结构，所述结构包括布置夹在两个选择栅极之间的多个串联晶体管。串联晶体管及选择栅极被称作NAND串。图1为展示一个NAND串的俯视图。图2为其等效电路。在图1及图2中所描绘的NAND串包括串联的且夹在第一(或漏极选择栅极120与第二(或源极)选择栅极122之间的四个晶体管100、102、104及106。选择栅极120经由位线接点126将NAND串连接到位线。选择栅极122将NAND串连接到源极线128。通过向选择线SGD施加适当电压而控制选择栅极120。通过向选择线SGS施加适当电压而控制选择栅极122。晶体管100、102、104及106的每一者具有控制栅极及浮动栅极。举例来说，晶体管100具有控制栅极100CG及浮动栅极100FG。晶体管102包括控制栅极102CG及浮动栅极102FG。晶体管104包括控制栅极104CG及浮动栅极104FG。晶体管106包括控制栅极106CG及浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。 

应注意，尽管图1及图2展示NAND串中的四个存储器单元，但仅将四个晶体管的使用提供为实例。NAND串可具有少于四个存储器单元或多于四个存储器单元。举例来 说，一些NAND串将包括8个存储器单元，16个存储器单元，32个存储器单元，64个存储器单元等。本文中的论述不限于NAND串中的任何特定数目的存储器单元。 

使用NAND结构的快闪存储器系统的典型架构将包括若干个NAND串。举例来说，图3展示具有多得多NAND串的存储器阵列的三个NAND串202、204及206。图3的NAND串的每一者包括两个选择晶体管(还称作栅极)及四个存储器单元。举例来说，NAND串202包括选择晶体管220及230，及存储器单元222、224、226及228。NAND串204包括选择晶体管240及250，及存储器单元242、244、246及248。每一NAND串通过其源极选择栅极(例如，选择晶体管230及选择晶体管250)连接到源极线。选择线SGS用以控制源极选择栅极(例如，230及250)。 

各个NAND串由受选择线SGD控制的选择晶体管220、240等连接到相应位线。每一位线及经由位线接点连接到所述位线的相应NAND串包含所述存储器单元阵列的列。位线由多个NAND串共享。通常，位线以垂直于字线的方向在NAND串的顶部上执行且连接到一个或一个以上读出放大器(sense amplifier)。 

字线(WL3、WL2、WL1及WL0)包含所述阵列的行。字线WL3连接到存储器单元222及存储器单元242的控制栅极。字线WL2连接到存储器单元224、存储器单元244及存储器单元252的控制栅极。字线WL1连接到存储器单元226及存储器单元246的控制栅极。字线WL0连接到存储器单元228及存储器单元248的控制栅极。 

每一存储器单元可存储数据(模拟或数字)。当存储一个位的数字数据(称作二进制存储器单元)时，将存储器单元的可能阈值电压的范围分成被指派逻辑数据“1”及“0”的两个范围。在NAND型快闪存储器的一个实例中，在擦除存储器单元之后，所述电压阈值为负的，且被界定为逻辑“1”。在编程之后，所述阈值电压为正的且被界定为逻辑“0”。当阈值电压为负的且通过向控制栅极施加0伏而尝试读取时，存储器单元将接通以指示正存储逻辑“1”。当阈值电压为正的且通过向控制栅极施加0伏而尝试读取操作时，存储器单元将不接通，此指示存储逻辑“0”。