[实用新型]基于总线低压差分信号传输的双机数据交换模块

说明书

技术领域

本实用新型是电厂ECS(电气控制系统)或变电站综合自动化系统中通信管理单元装置的一部分，主要用于完成通信管理单元冗余系统配置下主机与从机间数据交换的功能，保证数据传输的实时性及可靠性，属于电厂电气控制系统或变电站综合自动化系统制造的技术领域。

背景技术

电厂ECS(电气控制系统)或变电站综合自动化系统中为确保通信系统的可靠性和安全性，一般要求通信管理单元配置为双机冗余系统，其一为主机，另一为从机。当主机出现故障时，从机立即升级为主机，承担通信任务，主机降为从机。为了实现主/从机数据交换的高速、可靠的无缝传输，考虑使用总线低压差分信号传输方式来实现双机切换的硬件接口设计。

低压差分信号LVDS(Low Voltage Differential Signal)是由ANSI/TIA/EIA-644-1995定义的用于高速数据传输的物理层接口标准。它具有超高速(1.4Gb/s)、低功耗及低电磁辐射的特性，是在铜介质上实现千兆位级高速通信的优先方案；可用于服务器、可堆垒集线器、无线基站、ATM交换机及高分辨率显示等等，也可用于通信系统的设计。

总线低压差分信号BLVDS(Bus-LVDS)是LVDS技术在多点通信领域的扩展，具有总线仲裁功能、更大的驱动电流(10mA)和更好的阻抗匹配设计。Bus-LVDS解决方案的主要用途是进行系统内的数据传输。若采用系统间的协议进行系统内的数据传输，软/硬件方面的成本开支太昂贵，因此设计简单而成本较低的BLVDS链接便成为极具吸引力的另类选择。BLVDS解决方案除了可以支持电路板内的数据传输外，也可确保电路板、模块、机架、机柜或机箱与机箱之间可以进行数据传输，其数据传输介质包括铜缆或印制电路板(PCB)电路。

本模块使用总线BLVDS硬件接口方式实现主/从机间的数据传输，在硬件上保证数据传输的高速性、可靠性及稳定性，能够满足实际应用的需求。

发明内容

技术问题：本实用新型的主要目的是提供一种基于总线低压差分信号传输的双机数据交换模块，采用总线低压差分信号BLVDS实现通信管理机冗余系统配置中主/从机之间的数据交换，通过采用具有BLVDS接口的大规模现场可编程门阵列FPGA器件进行背板总线外扩，加以高速可编程逻辑器件CPLD实现相关的控制逻辑，配以大容量高速双端口RAM存储器进行数据交换，从而实现了通信管理机的主/从机之间的高速、可靠的数据传输。

技术方案：本实用新型的上述目的是这样实现的：该模块包括现场可编程门阵列FPGA控制电路、复杂可编程逻辑器件CPLD控制电路、高速双端口RAM存储器控制电路、BLVDS接口电阻匹配电路及电源供给电路；其中，现场可编程门阵列FPGA控制电路、复杂可编程逻辑器件CPLD控制电路分别通过数据、地址、控制信号线与高速双端口RAM存储器控制电路以及背板总线端子连接，现场可编程门阵列FPGA控制电路通过FPGA器件的差分信号引脚与BLVDS接口电阻匹配电路连接，BLVDS接口电阻匹配电路通过BLVDS输出端子输出信号。

上述现场可编程门阵列FPGA控制电路主要由现场可编程门阵列FPGA器件、串行FLASH存储器、JTAG(Joint Test Action Group，一种国际标准测试协议)接口电路及其相应的电阻、电容器件组成；串行FLASH存储器的控制、数据信号线与现场可编程门阵列FPGA器件相连，现场可编程门阵列FPGA器件的BLVDS信号引脚输出至BLVDS接口电阻匹配电路；现场可编程门阵列FPGA器件还与背板总线端子的数据、地址、控制信号线相连；高速双端口RAM存储器控制电路中的高速双端口RAM存储器其中一端口侧的数据、地址、控制信号线与现场可编程门阵列FPGA器件相连，JTAG接口信号线与现场可编程门阵列FPGA器件的JTAG调试引脚连接。

上述复杂可编程逻辑器件CPLD控制电路主要由复杂可编程逻辑器件CPLD及JTAG接口电路组成；复杂可编程逻辑器件CPLD与背板总线端子的数据、地址、控制信号线相连，同时还与高速双端口RAM存储器的另一端口侧的数据、地址、控制信号线相连，JTAG信号与复杂可编程逻辑器件CPLD的JTAG调试引脚连接。

上述高速双端口RAM存储器控制电路主要由高速双端口RAM存储器及其相应的电阻、电容器件组成；双端口RAM存储器其中的一端口侧的数据、地址、控制信号线与现场可编程门阵列FPGA器件相连，另一端口侧的数据、地址、控制信号线与复杂可编程逻辑器件CPLD相连。