[实用新型]基于总线低压差分信号传输的双机数据交换模块

权利要求书

1.一种基于总线低压差分信号传输的双机数据交换模块，其特征是该模块包括：现场可编程门阵列FPGA控制电路(1)、复杂可编程逻辑器件CPLD控制电路(2)、高速双端口RAM存储器控制电路(3)、BLVDS接口电阻匹配电路(4)及电源供给电路(5)；其中，现场可编程门阵列FPGA控制电路(1)、复杂可编程逻辑器件CPLD控制电路(2)分别通过数据、地址、控制信号线与高速双端口RAM存储器控制电路(3)以及背板总线端子(7)连接，现场可编程门阵列FPGA控制电路(1)通过FPGA器件的差分信号引脚与BLVDS接口电阻匹配电路(4)连接，BLVDS接口电阻匹配电路(4)通过BLVDS输出端子(6)输出信号。

2.根据权利要求1所述的一种基于总线低压差分信号传输的双机数据交换模块，其特征在于：现场可编程门阵列FPGA控制电路(1)主要由现场可编程门阵列FPGA器件、串行FLASH存储器、JTAG接口电路及其相应的电阻、电容器件组成；串行FLASH存储器的控制、数据信号线与现场可编程门阵列FPGA器件相连，现场可编程门阵列FPGA器件的BLVDS信号引脚输出至BLVDS接口电阻匹配电路(4)；现场可编程门阵列FPGA器件还与背板总线端子(7)的数据、地址、控制信号线相连；高速双端口RAM存储器控制电路(3)中的高速双端口RAM存储器其中第一端口侧的数据、地址、控制信号线与现场可编程门阵列FPGA器件相连，JTAG接口信号与现场可编程门阵列FPGA器件的JTAG调试引脚连接。

3.根据权利要求1所述的一种基于总线低压差分信号传输的双机数据交换模块，其特征在于：复杂可编程逻辑器件CPLD控制电路(2)主要由复杂可编程逻辑器件CPLD及JTAG接口电路组成；复杂可编程逻辑器件CPLD与背板总线端子(7)的数据、地址、控制信号线相连，同时还与高速双端口RAM存储器的另第二端口侧的数据、地址、控制信号线相连，JTAG信号与复杂可编程逻辑器件CPLD的JTAG调试引脚连接。

4.根据权利要求1所述的一种基于总线低压差分信号传输的双机数据交换模块，其特征在于：高速双端口RAM存储器控制电路(3)主要由高速双端口RAM存储器及其相应的电阻、电容器件组成；双端口RAM存储器其中的一端口侧的数据、地址、控制信号线与现场可编程门阵列FPGA器件相连，另一端口侧的数据、地址、控制信号线与复杂可编程逻辑器件CPLD相连。

5.根据权利要求1所述的一种基于总线低压差分信号传输的双机数据交换模块，其特征在于：BLVDS接口电阻匹配电路(4)主要由串联匹配电阻及并联匹配电阻组成，串联电阻的一端与现场可编程门阵列FPGA器件的BLVDS信号输出相连，另一端与模块的BLVDS输出端子相连，并联电阻并联于输出端子上的差分信号线上。

6.根据权利要求1所述的一种基于总线低压差分信号传输的双机数据交换模块，其特征在于：电源供电电路(5)由三片低压差线性稳压器实现，低压差线性稳压器的输入为系统背板所提供的电压，其一稳压器输出为高速可编程逻辑器件CPLD的IO供电电压、高速双端口RAM存储器电源及串行FLASH存储器的电源电压；另一稳压器输出为现场可编程门阵列FPGA器件的IO供电电压；再一稳压器为FPGA的内核供电电压。