[发明专利]一种FPGA内部延时锁相环失锁保护装置

说明书

技术领域

本发明涉及现场可编程门阵列Field Programmable Gates Array(简称FPGA)设计，具体涉及一种FPGA内部延时锁相环失锁保护装置。 

背景技术

现场可编程门阵列FPGA是由用户编程来实现所需逻辑功能的数字集成电路，它不仅具有设计灵活、性能高、速度快等优势，而且开发周期短、成本低廉，因此在数字信号处理领域得到广泛的应用。但是随着数字系统工作频率的不断提高，以及大吞吐量的数据处理，要求数字系统在获得高的工作频率下，具有高的可靠性和稳定性。然而时钟系统将直接影响整个系统的可靠性和稳定性，所以用FPGA设计出高性能的时钟系统成为数字系统设计的重要课题。 

为了获得高速稳定的时钟系统，可以利用FPGA内部丰富的延时锁相环DLL和锁相环PLL资源。使用DLL可以对系统输入时钟进行整形、分频、倍频、移动相位等，还可以和输入时钟保持恒定的相位关系，并且对电源噪声不敏感。因此，只要FPGA内部的DLL能够可靠稳定工作，就能获得高性能的时钟系统。 

如图1所示，现有的方法对输入时钟是这样处理的：首先将系统输入时钟通过FPGA管脚送到全局输入时钟资源11，然后输出到DLL的CLKIN端，在DLL内部经过处理，输出整形、分频、倍频、移相时钟，再将CLK0经过全局内部时钟资源13反馈到DLL的CLKFB端，在DLL内部进行锁相处理，最终使得DLL输出的时钟相位和系统输入时钟相位关系保持恒定。还要将FPGA的复位信号通过全局输入资源12连接到DLL的复位端RST端。输出的整形、分频、倍频、移相时钟再经过内部全局时钟资源13送到FPGA内部触发器14的时钟端，或者从FPGA管脚输出，提供给其他器件使用。 

现有的方法，有以下两个问题没有得到解决：第一，如果系统输入时钟受瞬时外界影响，存在较大抖动和偏斜时，就会引起DLL失锁，并且这种失锁是不可自动恢复的，那么整个DLL输出时钟将会错乱，导致数字系统无法正常工作。第二，虽然在DLL失锁状态下，手工对FPGA进行复位操作，可以让DLL重新正常工作，进入锁定状态，但是对FPGA进行手工复位时，将会复位整个FPGA内部模块，引起正常工作模块也跟着复位。 

发明内容

本发明需要解决的技术问题是如何提供一种FPGA内部延时锁相环DLL失锁保护装置，在DLL失锁能够自动检测进行保护复位，进一步避免整个FPGA内部模块全部跟着DLL复位。 

本发明的上述技术问题这样解决，提供一种FPGA内部延时锁相环DLL失锁保护装置，包括依次串接在延时锁相环锁定指示端LOCKED和复位端RST之间的失锁检测模块和复位控制模块，所述失锁检测模块用于产生脉宽大于n个系统输入时钟周期的延时锁相环复位信号，所述复位控制模块还连接接入FPGA复位信号的全局输入资源，其中：n为大小由FPGA器件决定的正整数。 

按照本发明提供的保护装置，该保护装置还包括与所述失锁检测模块连接的保护时钟，该保护时钟可以是两种形式： 

(一)外部保护时钟，即：位于FPGA外部的保护时钟； 

(二)内部保护时钟产生模块，即：位于FPGA内部保护时钟产生模块。 

按照本发明提供的保护装置，所述保护时钟工作稳定、并和系统输入时钟不同源(比如：系统输入时钟和保护时钟是不同的外部时钟)，这样，保护时钟工作和系统输入时钟同时发生错误的概率极低。 

按照本发明提供的保护装置，所述复位端RST是高电平“1”有效，所述复位控制模块是逻辑或(即：逻辑或门电路)。 

按照本发明提供的保护装置，所述复位端RST是低电平“0”有效，所述复位控制模块是逻辑与(即：逻辑与门电路)。 

本发明提供的一种FPGA内部延时锁相环失锁保护装置，在输入系统时钟受外界影响导致FPGA内部DLL失锁的情况下，利用失锁检测和DLL复位控制进行自动复位，不需要手动复位，使DLL自动从失锁状态恢复并进一步避免了整个FPGA器件全体复位，与现有技术相比，解决了外界环境引起的DLL异常失锁现象，提高了FPGA内部DLL工作可靠性。 

附图说明

图1是现有FPGA内部DLL处理时钟电路原理示意图； 

图2是本发明改进后的FPGA内部DLL处理时钟电路原理示意图。 

具体实施方式

下面结合附图和优选实施例进一步对本发明进行详细说明： 

首先，说明本发明实施例电路：