[发明专利]频率合成器

说明书

技术领域

本发明涉及可得到所希望的频率的振荡输出的频率合成器 (synthesizer)，特别涉及在对AD(模拟·数字)变换器的输入电平 变化时，能够防止PLL(Phase Locked Loop，锁相环)控制不正常地 动作的状况，可防止产生频率偏移的频率合成器。

背景技术

参照图2说明现有的频率合成器。图2是现有的频率合成器的构 成方框图。

现有的频率合成器如图2所示，具备VCO(Voltage Controlled Oscillator：压控振荡器)1；分频器2；基准振荡电路3；A/D (Analogue/Digital，模拟/数字)变换器4；相位比较器5；数字滤波 器6；D/A(Digital/Analogue，数字/模拟)变换器7；模拟滤波器8。

VCO1是把来自模拟滤波器8的输入作为控制电压，使所希望的 频率Fout振荡的压控振荡器。

分频器2把在VCO1中生成的振荡频率Fout进行1/N地分频， 输出到A/D变换器3。

基准振荡电路3使基准信号(基准时钟)Fref振荡。

A/D变换器4按照从基准振荡电路3提供的基准时钟，把来自分 频器2的模拟信号变换为数字信号。

相位比较器5对在A/D变换器4中进行了数字变换的频率和来自 基准振荡电路3的基准信号的相位进行比较，输出相位差信号。

数字滤波器6对来自相位比较器5的相位差信号进行滤波。

D/A变换器7按照从基准振荡电路3提供的基准时钟，把来自数 字滤波器6的数字信号变换为模拟信号。

模拟滤波器8是对来自D/A变换器7的模拟信号进行平滑化，除 去噪声分量，作为控制电压输出到VCO1的环路滤波器(Loop Filter)。

而且，在特开平5-22131号公报(专利文献1)中公开了，在PLL 频率合成器中，监视PLL的第1值和第2值，检测锁定(Lock)状 态的PLL电路的锁定检测电路(参照专利文献1)。

并且，在特开平7-201137号公报(专利文献2)中公开了，在 PLL相位同步环路中，监视VCO的AD值的计数、检测锁定状态或 非锁定状态的相位同步环路的锁定检测方法以及锁定检测装置(参照 专利文献2)。

[专利文献1]特开5-22131号公报

[专利文献1]特开平7-201137号公报

但是，在上述现有的频率合成器中，当输入A/D变换器的电平较 大地变化时，在相位比较器中的PLL控制有时不正常地动作，其结果 是，存在产生频率偏移这样的问题。

具体地说，如图3所示，在把对ADC(A/D变换器)的输入电 平信号的振幅设置成从0到P(Peak，峰值)，按基准设置成4134 步(step)时，频率误差是0Hz，输入电平在90％、80％时频率误差 是负增大，此外，输入电平在110％、120％时频率误差为正增大。

这样，如果对ADC的输入电平相对基准值变化较大，则产生频 率误差增大的问题。

此外，在上述专利文献1中，PLL电路实际上是从锁定解除前输 出锁定解除了这样信息的电路，但在数字相位比较器中对于向A/D变 换器的输入电平的变化，不防止产生频率偏移。

此外，在上述专利文献2中，与基于在相位同步环路中再生的时 钟的采样时钟同步地、把再生信号变换为数字信号，对与时钟模式 (clock pattern)相对应的采样值中的时钟模式的边缘附近的至少2 个采样值进行比较，计数相同比较结果的次数，在次数大于等于预定 的阈值时检测锁定状态，当在锁定状态下比较结果反转之后，当相同 比较结果的次数大于等于预定的阈值时，检测为非锁定状态，但这是 使比较对象延迟的输入信号，该先行技术也不防止相对输入A/D变换 器的电平变化的频率偏移。

发明内容

本发明就是鉴于上述实际情况而提出的，其目的在于提供一种频 率合成器，在向A/D变换器的输入电平变化时，能够防止PLL控制 不正常地动作的状况并防止产生频率偏移。