[发明专利]高压元件中整合高阻值电阻制程的方法

说明书

技术领域

本发明涉一种形成高阻值电阻的方法，尤其涉及一种高压元件中整合高阻值电阻制程的方法。

背景技术

隔离区是避免于半导体芯片中晶体管间的电连接，在发展超大型集成电路过程中，线路设计将更限缩，并且产品的设计应用更趋向多重晶方功能的整合。

在传统方法中，如图1所示，一底材10包括一嵌入的N阱12和形成一场氧区20在该底材10上。其中，N阱12则作为高压元件底高电阻区。一混合模式制程(mixed-mode process)在逻辑电路中带有一嵌入的电容，此附带电容可作为RC模拟电路或其他特殊应用。电容的第一电极30形成在场氧区20上。一内多晶硅介电层40如氧化物-氮化物-氧化物(oxide-nitride-oxide)层，形成于第一电极30上。电容的第二电极50形成于氧化物-氮化物-氧化物层40上。第一电极30和第二电极50为多晶硅层。一内层介电层(interlevel dielectriclayer)70形成覆盖在底材10和电容上。其次蚀刻该内层介电层70形成多个接触窗孔。沉积导电材质至接触窗孔以形成接触窗，如接触窗65连接到高浓度的N阱区60，接触窗32连接到电容的第一电极30，接触窗52则连接到电容的第二电极50。

然而，传统的整合高压元件的高阻值制程中，高阻值电阻区N阱12为先行成在底材中，在后续电容制程中具有多道的热处理步骤，将会增加元件变异性，产生较大的偏差。

公开号为CN1402303A，公开日为2003年3月12日的专利申请公开了一种整合高压元件制程的形成高阻值电阻的方法，其可以在同一制造程序中形成电容和高电阻区，但是其在形成大于800ohms/sq高电阻时，整片晶圆(wafer)的均匀度(uniformity)很差，而常造成晶边的合格率降低，效果不够理想。

发明内容

本发明的目的是提供一种制造高压元件的方法，使电容和高阻值电阻区将可于同一制程程序中形成，并且即使在制备的大于800ohms/sq高电阻时，整片晶圆(wafer)的均匀度(uniformity)好，晶边的合格率高。

为实现上述发明目的，本发明提供了一种于高压元件中整合高阻值电阻制程的方法，该方法包括：

提供一底材；

形成第一场氧区和第二场氧区于该底材上；

沉积第一多晶硅层于该底材、该第一场氧区和该第二场氧区上，其中该第一多晶硅层为未经掺杂的多晶硅；

形成第一光阻层位于该第一场氧区上，其中该第一光阻层具有一电阻图案；

利用该第一光阻层为遮罩，进行第一次离子植入制程至该第一多晶硅层；

移除该第一光阻层；

形成一氧化物-氮化物-氧化物层于该第一多晶硅层上；

蚀刻该氧化物-氮化物-氧化物层和该第一多晶硅层，以形成一电阻位于该第一场氧区上及一电容的一第一电极位于该第二场氧区上；

形成第二多晶硅层于该电容的该氧化物-氮化物-氧化物层上，作为该电容的第二电极；

形成第二光阻层于该底材、该电阻和该电容上，其中该第二光阻层具有一开口图案以暴露出该电阻；

利用先干后湿的蚀刻方式移除位于该电阻上的该氧化物-氮化物-氧化物层；

进行第二次离子植入制程到该电阻；

移除该第二光阻层；

沉积一内层介电层于该底材、该电容和该电阻；

蚀刻该内层介电层以形成多个接触窗孔，位于该电容和该电阻上；

形成第三光阻层位于该内层介电层上，其中该第三光阻层具有一开口图案，以暴露出该电阻上的该接触窗孔；

利用该第三光阻层为遮罩，进行第三次离子植入制程至该电阻；

进行一快速热处理制程；以及

沉积一导电材质层充填该多个接触窗孔。

该第一场氧区和第二场氧区形成的方法为热氧化法。

该第一多晶硅层厚度约为1500埃。

第一次离子植入制程是利用磷离子为离子源。

利用先干后湿的蚀刻方式移除位于该电阻上的该氧化物-氮化物-氧化物层的方法为：先以干蚀刻去除第一层氧化物与第二层氮化物，蚀刻停在第三层氧化物上，再以湿蚀刻的方式将第三层氧化物去除干净。

所述的湿蚀刻的方式可为10∶1或100∶1的稀释氢氟酸溶液蚀刻(DHF)或10∶1的缓冲氧化层蚀刻(BOE)。

所述的方法还包括一回火步骤于移除该第一光阻层后，其回火温度控制约为1000℃-1100℃。

第二次离子植入制程是以BF₂为离子源，并以植入剂量加以控制电阻值。