[发明专利]半导体器件及设计半导体器件的方法

说明书

技术领域

本发明涉及一种半导体器件和一种设计所述半导体器件的方法。具 体地，本发明涉及一种半导体器件，包括设计为落在网格上的区域和设 计为网格外的区域，以及一种设计所述半导体器件的方法。

背景技术

近年来，半导体器件制造工艺已经进入精细图案。另外，可以通过 基于光刻或其他这种曝光技术将在掩模上形成的图案转移到半导体衬底 上，来制造半导体器件。这种制造工艺具有以下问题：如果与用于曝光 的光波长相比精细地形成掩模图案，由于光干涉或衍射，用于制造半导 体器件的转移图案与原始掩模图案有偏移。

在近来的掩模图案形成技术中，已经实现了考虑了光干涉或衍射的 OPC(Optical Proximity Correction：光学邻近校正)。根据OPC，考 虑图案之间的距离或不同形状图案的组合来对图案形状进行校正。例如， 如果相邻图案之间的距离较小，在半导体衬底上形成的图案的宽度变小， 使得将掩模图案设定为比设计的掩模图案更宽。换句话说，OPC意欲对 不同图案形状和间距的图案的各种组合进行个别地校正。如果可以任意 地设定掩模图案形状和间距，各种校正类型的组合的数目是可以想像的。 结果，需要太多时间来执行OPC。

为了避免这种情况，根据用于基于作为以规则的间隔排列的网格线 的交叉的网格点来形成图案的网格上布局，来形成用于微机械工艺的掩 模图案。可以通过基于网格点形成掩模图案，来减小图案间距和宽度的 数目。换句话说，减小用于OPC的组合数目，从而节省用于OPC所需的 时间段。在日本未审专利申请公开No.2005-189683中公开了与网格上布 局有关的相关技术。

图6示出相关技术的掩模图案示例。在图6的掩模图案100中，在 网格上形成通孔101。如图6所示，在网格点上及其周围的区域中形成 通孔101。这里，例如，将网格点之间的间隔设定为制造工艺的最小图 案间距。

然而，在相关技术的网格上布局中，网格间隔局限于最小图案间距。 换句话说，应该基于网格点形成原本可以按照较小间隔形成的图案。这 引起了以下问题：总图案大小增加，并且芯片面积随着增加，而不管精 细图案工艺如何。

发明内容

根据本发明一个方面的半导体器件包括：第一区，具有基于作为网 格线交叉点的网格点而形成的图案；以及第二区，包括多个布局单元， 其外部边缘由网格点来限定，所述布局单元具有基于布线规则而形成的 图案，所述图案中与第一区的图案相连的图案基于与第一区的边界处的 网格点而形成。

根据本发明的另一个方面，设计半导体器件的方法，所述半导体器 件包括：具有基于按照预定间隔排列的网格点形成的图案的元件；第一 区，具有基于网格点而形成的图案；以及第二区，包括多个布局单元， 布局单元的外部边缘由网格点来限定，所述方法包括：基于布线规则形 成布局单元的图案；以及基于与第一区域的边界处的网格点，形成布局 单元的图案中要与第一区的图案相连的图案。

根据本发明的半导体器件和用于设计所述半导体器件的方法，设置 了具有基于网格点形成的图案的第一区(例如，网格上区域)。这减少了 图案间距或宽度的数目，从而有助于OPC。除了网格上区域之外，还设 置了第二区(例如，网格外区域)，其外部边缘由具有基于布线规则形成 的内部图案的网格点限定。因此，在由布线规则限定的比网格点间隔小 的图案间距的区域中，可以利用比基于网格点形成的图案间距小的间距 形成布局单元中的图案。换句话说，在布局单元中形成图案的功能电路 的布局面积小于网格上区域的布局面积。因此，根据本发明的半导体器 件和设计所述半导体器件的方法，可以节省用于OPC的努力和芯片面积。

另外，在布局单元的图案中，基于与网格上区域的边界处的网格点， 形成与网格上区域的图案相连的图案。这使得能够实现网格上区域的图 案和网格外区域的图案之间的平滑连接。

根据本发明的半导体器件和设计所述半导体器件的方法，可以节省 用于OPC的努力和芯片面积。

附图说明

根据以下结合附图对特定优选实施例的描述，本发明的以上和其他 目的、优点和特征将更加显而易见，其中：

图1是根据本发明第一实施例的半导体器件的示意图；

图2是图1的区域A的放大图；

图3示出了根据第一实施例在网格外区域中形成的布局单元示例；