[发明专利]MOS晶体管的形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种具有超浅结的MOS晶体管的形成方法。

背景技术

随着半导体工业朝更小、速度更快的器件发展，半导体器件的特征横向尺寸和深度逐渐减小，要求源/漏极以及源/漏极延伸区(Source/DrainExtension)相应地变浅，当前工艺水平要求半导体器件的源/漏极结的深度小于1000埃，而且最终可能要求结的深度在200埃或者更小的数量级。当前源/漏极结几乎都是以离子注入法来进行掺杂形成。随着电子元件的尺寸缩小，如何以毫微米的工艺技术制造金属-氧化物-半导体(MOS)晶体管的源极和漏极是目前和未来离子注入技术的发展方向。

现有技术中，为了形成P⁺/N型和N⁺/P型超浅结，通过在具有栅极结构的半导体衬底上沉积一层氮化硅层作为一个缓冲层，然后再向半导体衬底中的掺杂阱内进行离子注入，以克服现有技术的低能注入的困难。

在专利号为6624014的美国专利中还可以发现更多与上述技术方案相关的信息。

现有技术还公开了另一种形成超浅结的方法，在形成MOS晶体管的源/漏极工艺中进行两步注入，一般首先在较低能量下注入具有较大原子序数的离子，然后再注入具有较小原子序数的离子形成MOS晶体管的源/漏极，比如在沟道导电类型为n型MOS晶体管的情况下，先注入As离子，再注入P离子。

但是，由于As离子体积较大，高剂量的As离子注入在硅表面形成一个非晶态层，会引入大量空位缺陷，导致绝大部分P离子被限制在硅表面的非晶态层的空位缺陷中。在进行退火之后，As离子形成成对基团，阻止P离子进行扩散，因此，源/漏极与半导体衬底中的掺杂阱之间会形成突变的PN结，使得噪声产生的扰动电荷的隧穿更为容易，在源/漏极结电容处更容易积累电荷，结电容增大，结漏电流增大，同时由于结电容增大也会降低半导体器件的响应速度。降低源/漏极结电容的传统的解决方案是降低半导体衬底中各种掺杂阱或者袋形掺杂区(pocket)的位于源/漏极结附近的杂质浓度，然而，这样不但会导致降低器件性能比如引起短沟道效应(SCE)，而且会对于MOS晶体管的两步骤的超浅结的形成也有影响。

发明内容

本发明解决的问题是提供一种具有超浅结的MOS晶体管，所述MOS晶体管的源/漏极结电容较小，可以降低源/漏极结的漏电流。

为解决上述问题，本发明提供一种具有超浅结的MOS晶体管的形成方法，包括如下步骤：提供带有栅极结构的半导体衬底；以栅极结构为掩膜，向半导体衬底中进行第一离子注入；以栅极结构为掩膜，向半导体衬底中进行第二离子注入，形成源极区、漏极区，所述第二离子注入的离子的原子序数比第一离子注入的离子的原子序数大；对源极区、漏极区进行退火。

可选地，所述MOS晶体管的沟道导电类型为n型，所述第一离子注入的离子为P离子，注入能量范围为2至40KeV，剂量范围为1E13至1.5E15cm^-2。

可选地，所述MOS晶体管的沟道导电类型为n型，所述第二离子注入的离子为As离子，能量范围为5至40KeV，剂量范围为1E15至3E15cm^-2。

可选地，所述MOS晶体管的沟道导电类型为p型，所述第一离子注入的离子为B离子，注入能量范围为0.5至12KeV，剂量范围为1E13至1E14cm^-2。

可选地，所述MOS晶体管的沟道导电类型为p型，所述第二离子注入的离子为In离子，能量范围为10至130KeV，剂量范围为1E15至3E15cm^-2。

可选地，所述第一离子注入为由至少一道离子注入步骤构成。

可选地，退火的温度范围为1000至1100℃，时间为5至60秒。

可选地，所述半导体衬底中还形成有袋形注入区和源极延伸区和漏极延伸区，所述袋状区的导电类型与源极延伸区或漏极延伸区的导电类型相反，且位于源极延伸区和漏极延伸区的下方。

可选地，所述栅极结构包括依次位于半导体衬底上的栅介质层、多晶硅层、以及位于半导体衬底上的栅介质层和多晶硅层两侧的侧墙。

与现有技术相比，本技术方案具有以下优点：通过改变形成MOS晶体管的源/漏极的离子注入次序，先注入原子序数较小离子，后注入原子序数较大离子，加大了源/漏极与半导体衬底中的掺杂阱之间形成的PN结耗尽宽度，降低了源/漏极结电容和漏电流。

附图说明

图1是本发明的一个实施例的形成MOS晶体管的流程示意图；